基于FPGA的DDC设计

基于FPGA的DDC在频谱仪中的设计

姓名：张锡权申请学位级别：硕士专业：电子与通信工程指导教师：李玉柏;董万明

20090501

摘要摘要软件无线电思想的出现带来了接收机实现方式的革新。随着近年来软件无线电理论和应用趋于成熟与完善，软件无线电技术已经被越来越广泛地应用于无线通信系统和电子测量测试仪器中。数字下变频技术作为软件无线电的核心技术之一，在频谱分析仪中也得到了越来越普遍的应用。本人参与的手持式频谱分析仪项目采用的是中频数字化实现方式，可满足轻巧，可重配置和低功耗的需求。数字化中频的关键部件数字下变频器ＤＤＣ采用的是Ｉｎｔｅｒｓｉｌ公司的ＩＳＬ５２１６，这个器件和高性能ＦＰＧＡ共同组成手持频谱仪的数字信号处理前端。这个数字前端就手持频谱分析仪来说存在一定的局限性，ＩＳＬ５２１６的信号处理带宽单通道为１ＭＨｚ，４个通道级联为３删ｚ，未能满足谱仪分析带宽日益增加的需求；系统集成度不高，ＩＳＬ５２１６的功能要是集成到ＦＰＧＡ，可进一步提高系统集成度，降低物料成本和系统功耗。基于以上两个方面的考虑，现正以手持频谱分析仪项目为依托，基于ＸｉｌｉｎｘＳｐａｒｔａｎ３Ａ—ＤＳＰ系列ＦＰＧＡ实现高速高处理带宽的ＤＤＣ。本论文首先描述了数字下变频基本理论和结构，对完成各级数字信号处理所涉及的数字正交变换、ＣＯＲＤＩＣ算法、ＣＩＣ、ＨＢ、多相滤波等关键算法做了适当介绍；然后介绍了当前主流ＦＰＧＡ的数字信号处理特性和其内部的ＤＳＰ资源。接着详细描述了数控振荡器ＮＣＯ、复数数字混频器ＭＩＸＥＲ、５级ＣＩＣ滤波器、５级ＨＢ滤波器和２５５阶可编程ＦＩＲ的设计和实现，并对各个模块的不同实现方式作了对比和仿真测试数据作了分析。最后介绍了所设计ＤＤＣ在手持频谱分析仪中的主要应用。关键词：数字下变频，ＦＰＧＡ，频谱分析仪，积分梳状滤波，半带滤波，多相滤波ＡＢＳｌＲＡＣＴＡＢＳＴＲＡＣＴＴｈｅｃｏｍｉｎｇｏｆＳｏｆｔｗａｒｅＤｅｆｉｎｅｄＲａｄｉｏ（ＳＤＲ）ｒｅｄｅｆｉｎｅｓｔｈｅｗａｙｔｏｉｍｐｌｅｍｅｎｔｒｅｃｅｉｖｅｒｓ．Ｗｉｔｈｔｈｅｔｈｅｏｒｙｇｅｔｔｉｎｇｍｏｒｅｍａｔｕｒｅｄａｎｄｃｏｍｐｌｅｔｅｄ，ＳＤＲｔｅｃｈｎｏｌｏｇｙｈａｓａｓｂｅｅｎｗｉｄｅｌｙｕｓｅｄｉｎｗｉｒｅｌｅｓｓｃｏｍｍｕｎｉｃａｔｉｏｎｓｙｓｔｅｍａｎｄｔｅｓｔｅｑｕｉｐｍｅｎｔ．Ｄｉｇｉｔａｌ—ＤｏｗｎｗｅｌｌａｓｅｌｅｃｔｒｏｎｉｃｍｅａｓｕｒｅｍｅｎｔｔｅｃｈｎｏｌｏｇｉｅｓｕｓｅｄｂｙＣｏｎｖｅｒｔ（ＤＤＣ），ｏｎｅｏｆｔｈｅｃｏｒｅＳＤＲｒｅｃｅｉｖｅｒｓ，ｉｓｇｅｔｔｉｎｇｍｏｒｅａｎｄｍｏｒｅｅｘｔｅｎｓｉｖｅａｐｐｌｉｃａｔｉｏｎｉｎｓｐｅｃｔｒｕｍａｎａｌｙｚｅｒ．Ｗｉｔｈｔｈｅｄｉｇｉｔａｌ—ＩＦｒｅａｌｉｚａｔｉｏｎａｐｐｒｏａｃｈ，ｈａｎｄｈｅｌｄｓｐｅｃｔｒｕｍａｎａｌｙｚｅｒＣａｎｍｅｅｔｔｈｅｃｏｒｅｒｅｑｕｉｒｅｍｅｎｔｏｆｆａｃｉｌｉｔｙ，ｒｅｃｏｎｆｉｇｕｒａｔｉｏｎａｎｄｌｏｗｐｏｗｅｒｃｏｍｐｏｎｅｎｔｉｎｄｉｇｉｔａｌ－ＩＦｍｏｄｕｌｅｉｎｔｈｉｓｃｏｎｓｕｎｌｐｔｉｏｎ．ＴｈｅｐｒｏｊｅｃｔｉｓＤｉｇｉｔａｌ··ＤｏｗｎＣｏｎｖｅｒｔｅｒｏｆＩＳＬ５２１６ｍａｄｅｂｙＩｎｔｅｒｓｉｌＣｏｒｐｏｒａｔｉｏｎ．ＴｈｉｓＤＤＣｉｎｆｒｏｎｔｅｎｄｏｆｈａｎｄｈｅｌｄｓｐｅｃｔｒｕｍＡｂｏｖｅａｌｌ，ｓｉｇｎ址ｐｒｏｃｅｓｓｉｎｇｃｏｎｊｕｎｃｔｉｏｎ、丽ｔｌｌＦＰＧＡｃｏｍｐｏｓｅａｓｗｅｌｌｔｈｅｄｉｇｉｔａｌａｎａｌｙｚｅｒ．Ｂｕｔｔｈｅｒｅｉｓｓｏｌｎｅｌｉｍｉｔａｔｉｏｎｂａｎｄｗｉｄｔｈｏｆ１ＭＨｚｐｅｒｓｉｎｇｌｅｃｈａｎｎｅｌｎｏｔａｂｏｕｔｔｈｉｓｄｅｓｉｇｎ．ａｓ３ＭＨｚｏｎｗｉｔｈ４ｃｈａｎｎｅｌｓｃａｓｃａｄｅｄｃａｎｓａｔｉｓｆｙｔｈｅｃｕｓｔｏｍｅｒｉｎｃｒｅｍｅｎｔａｌｒｅｑｕｉｒｅｍｅｎｔｓａｎａｌｙｓｉｓＤＤＣｓｐｅｅｄａｎｄｂａｎｄｗｉｄｔｈ．Ｉｎａｄｄｉｔｉｏｎ，ｔｈｅｄｅｎｓｉｔｙｏｆｓｙｓｔｅｍｉｎｔｅｇｒａｔｉｏｎａｎｄｃｏｓｔｏｆＢＯＭａｎｄｅｆｆｉｃｉｅｎｃｙｏｆｐｏｗｅｒｃｏｎｓｕｍｐｔｉｏｎＣａｎｂｅｉｍｐｒｏｖｅｄ，ｉｆｔｈｅｅａｒｌｆｕｎｃｔｉｏｎａｌｉｔｙｏｆｔｈｅｃｏｎｃｅｒｎｓｂｅｉｍｐｌｅｍｅｎｔｅｄａｎｄｅｍｂｅｄｄｅｄｉｎＦＰＧＡ．ＴａｋｉｎｇａｂｏｖｅｉｎｔｏＯｎｃｏｎｓｉｄｅｒａｔｉｏｎ，ａｎｄＲｅｌｙｉｎｇｏｎｔｈｅｐｒｏｊｅｃｔｏｆｈａｎｄｈｅｌｄｓｐｅｃｔｒｕｍａｎａｌｙｚｅｒ，ＤＤＣｂａｓｅｄＸｉｌｉｎｘＳｐａｒｔａｎ３Ａ，ＤＳＰＦＰＧＡｗｉｔｈｃｈａｒａｃｔｅｒｉｓｔｉｃｏｆｓｉｇｎａｌｈｉｇｈｐｒｏｃｅｓｓｉｎｇｆｒｅｑｕｅｎｃｙａｎｄｂａｎｄｗｉｄｔｈｈａｓａｌｒｅａｄｙｐｕｔｉｎｔｏｄｅｓｉｇｎａｎ．ｄｅｖａｌｕａｔｉｏｎ．ＡｆｔｅｒｉｎｔｒｏｄｕｃｉｎｇｂａｓｉｃｔｈｅｏｒｙａｎｄａｒｃｈｉｔｅｃｔｕｒｅｏｆＤＤＣｋｅｙｔｈｅｏｒｙａｎｄｓｕｍｍａｒｉｚｉｎｇｖａｒｉｏｕｓａｎｄａｌｇｏｒｉｔｈｍｓｓｕｃｈａｓｄｉ西ｕａｑｕａｄｒａｔｕｒｅｔｒａｎｓｆｏｒｍａｔｉｏｎ，ＣＯＲＤＩＣ，ＣＩＣ，ａｒｅＨＢ，ｐｏｌｙｐｈａｓｅＦｉｌｔｅｒｉｎｇｅｔｃ，ｗｈｉｃｈｅｘｈｉｂｉｔｓｔｈｅｄｉｇｉｔａｌｕｓｅｄｂｙｄｉｆｆｅｒｅｎｔｆｕｎｃｔｉｏｎｕｎｉｔ，ｔｈｉｓｐａｐｅｒｓｉｇｒ脚ｐｒｏｃｅｓｓｉｎｇｔｈｅｔｒａｉｔａｎｄｒｅｓｏｌ／ｒｃｅｉｎｃｕｒｒｅｎｔｐｒｉｍａｒｙＦＰＧＡ．ＡｎｄｔｈｅｎｄｅｓｃｒｉｐｔｎｏｔｏｎｌｙｄｅｓｉｇｎａｎｄｉｍｐｌｅｍｅｎｔａｔｉｏｎｏｆＮＣＯ，ＭＩＸＥＲ，ＣＩＣ，ＨＢ，ａｎｄ２５５ｏｒｄｅｒｓＦＩＲｉｎｄｅｔａｉｌ，ｂｕｔａｌｓｏｃｏｍｐａｒｅｔｈｅｄｉｆｆｅｒｅｎｔｒｅａｌｉｚａｔｉｏｎｍｅｔｈｏｄａｎｄａｎａｌｙｚｅｔｈｅｍｏｄｕｌｅ’Ｓｐｅｒｆｏｒｍａｎｃｅｂａｓｅｄｏｎｔｅｓｔｄａｔａ．Ｆｉｎａｌｌｙ，ｄｅｍｏｎｓｔｒａｔｅｃｈｉｅｆａｐｐｌｉｃａｔｉｏｎｏｆＤＤＣａｐｐｌｉｅｄｉｎｈａｎｄｈｅｌｄｓｐｅｃｔｒｕｍａｎａｌｙｚｅｒ．Ｋｅｙｗｏｒｄｓ：ＤＤＣ，ＦＰＧＡ，Ｓｐｅｃｔｒｕｍａｎａｌｙｚｅｒ，ＣＩＣ，ＨＢ，ＰｏｌｙｐｈａｓｅｆｉｌｔｅｒｉｎｇＩＩ主要符号表主要符号表ＡＤＣ：ＡｎａｌｏｇｔｏＤｉｇｉｔａｌＣｏｎｖｅｒｔｅｒ模拟到数字转换器ＡＳＩＣ：ＡｐｐｌｉｃａｔｉｏｎＳｐｅｃｉｆｉｃＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ专用集成电路ＣＯＲＤＩＣ：ＣＯｏｒｄｉｎａｔｅＲｏｔａｔｉｏｎＤｉｇｉｔａｌＣｏｍｐｕｔｅｒ坐标旋转数字计算机ＣＩＣ：ＣａｓｃａｄｅｄＩｎｔｅｇｒａｔｏｒＣｏｍｂｆｉｌｔｅｒ积分梳状滤波器ＣＬＢ：ＣｏｎｆｉｇｕｒａｂｌｅＬｏｇｉｃＢｌｏｃｋ可配置逻辑块ＤＤＣ：ＤｉｇｉｔａｌＤｏｗｎＣｏｎｖｅｒｔｅｒ数字下变频器ＤＤＳ：ＤｉｒｅｃｔＤｉｇｉｔａｌＳｙｎｔｈｅｓｉｓ直接频率合成ＤＳＰ：ＤｉｇｉｔａｌＳｉｇｎａｌＰｒｏｃｅｓｓｏｒ数字信号处理器ＤＦＥ：ＤｉｇｉｔａｌＦｒｏｎｔＥｎｄ数字前端ＤＡＮＬ：ＤｉｓｐｌａｙＡｖｅｒａｇｅＮｏｉｓｅＬｅｖｅｌ显示平均噪声电平ＤＡ：ＤｉｓｔｒｉｂｕｔｅｄＡｒｉｔｈｍｅｔｉｃ分布算法ＦＰＧＡ：ＦｉｅｌｄＰｒｏｇｒａｍｍａｂｌｅＧａｔｅＡｒｒａｙ现场可编程门阵列ＦＩＲ：ＦｉｎｉｔｅＩｍｐｕｌｓｅＲｅｓｐｏｎｓｅｆｉｌｔｅｒ有限冲击响应滤波器ＦＦＴ：ＦａｓｔＦｏｕｒｉｅｒＴｒａｎｓｆｏｒｌｎ快速傅利叶变换ＦＩＦＯ：ＦｉｒｓｔＩｎＦｉｒｓｔＯｕｔ先进先出队列ＨＢ：ＨａｌｆＢａｎｄｆｉｌｔｅｒ半带滤波器ＬＯ：ＬｏｃａｌＯｓｃｉｌｌａｔｏｒ本地振荡器ＬＵＴ：ＬｏｏｋＵｐＴａｂｌｅ查找表ＭＡＣＣ：ＭｕｌｔｉｐｌｙＡＣＣｕｍｕｌａｔｏｒ乘累加器ＮＣＯ：ＮｕｍｅｒｉｃＣｏｎｔｒｏｌｌｅｄＯｓｃｉｌｌａｔｏｒ数字控制振荡器ＰＣＢ：ＰｒｉｎｔｅｄＣｉｒｃｕｉｔＢｏａｒｄ印制电路板ＲＢＷ：ＲｅｓｏｌｕｔｉｏｎＢａｎｄＷｉｄｔｈ分辨率带宽ＳＦＤＲ：ＳｐｕｒｉｏｕｓＦｒｅｅＤｙｎａｍｉｃＲａｎｇｅ无杂散动态范围ＶＩ独创性声明本人声明所呈交的学位论文是本人在导师指导下进行的研究工作及取得的研究成果。据我所知，除了文中特别加以标注和致谢的地方外，论文中不包含其他人已经发表或撰写过的研究成果，也不包含为获得电子科技大学或其它教育机构的学位或证书而使用过的材料。与我一同工作的同志对本研究所做的任何贡献均已在论文中作了明确的说明并表示谢意。签名：丞够驭日飙吖年，月ｚ泊关于论文使用授权的说明本学位论文作者完全了解电子科技大学有关保留、使用学位论文的规定，有权保留并向国家有关部门或机构送交论文的复印件和磁的全部或部分内容编入有关数据库进行检索，可以采用影印、缩印或（保密的学位论文在解密后应遵守此规定）签名：摊导师签名：日期：年月日盘，允许论文被查阅和借阅。本人授权电子科技大学可以将学位论文扫描等复制手段保存、汇编学位论文。第一章引言第一章引言１．１数字下变频技术软件无线电的核心思想是对天线感应的射频模拟信号尽可能的数字化，将其变换为适合ＤＳＰ器件或计算机处理的数据流，然后通过软件来完成各种功能。现阶段，由于受各种关键器件，特别是受模数变换器（ＡＤＣ）采样速率、工作带宽和通用数字信号处理器（ＤＳＰ）处理速度的，数字中频软件无线电正成为理想软件无线电的一种经济、适用的折中选择。在目前大多数软件无线电接收机中，一般先经模拟下变频至适当中频，然后在中频用ＡＤＣ数字化后输出高速数字中频信号，再经数字下变频器（ＤｉｇｉｔａｌＤｏｗｎＣｏｎｖｅｒｔｅｒ－－ＤＤＣ）变频、抽取和低通滤波之后变为低速的基带信号，最后将基带信号送给通用ＤＳＰ器件作后续的解调、解码、抗干扰、抗衰落、自适应均衡等处理。这样大大降低了对ＡＤＣ和ＤＳＰ器件性能的要求，便于实现和降低成本。数字下变频器在这里起到前端ＡＤＣ和后端通用ＤＳＰ器件之间的桥梁作用。因此，数字下变频技术成为软件无线电接收机的核心技术之一，通用数字下变频器也被越来越广泛的应用到各种无线通信设备和测试测量仪器，以及电子对抗、雷达和信息化家电等领域。１．２ＦＰＧＡ在数字下变频领域的应用近年来现场可编程门阵列（ＦＰＧＡ）器件和ＤＳＰ在芯片逻辑规模和处理速度等方面的迅速提高，用硬件编程或软件编程方式实现软件无线电技术在理论和实用化上都趋于成熟和完善。软件无线电技术只需通过软件上的更新就能够选择不同的业务或调制方式、追加和修改功能，具有传统硬件方式所无法比拟的灵活性、开放性和可扩展性。因此，软件无线电技术已经被越来越广泛地应用于蜂窝通信及各种军用和民用的无线系统中。ＦＰＧＡ器件在工艺方面的进步和设计思想上的创新为之带来了前所未有的逻辑规模和强大的ＤＳＰ处理性能，如图１．１。ＦＰＧＡ愈来愈多地应用于高性能信号处理主要基于三个因素：１）高度的并行性：ＦＰＧＡ能实现高性能数字信号处理是因为它具有高度并行处理电子科技大学硕士学位论文能力的引擎，对于多通道的ＤＳＰ设计是理想的器件；２）重构的灵活性：ＦＰＧＡ可再配置特性使其实现的高性能ＤｓＰ具有极大的灵活性，对于不同的算法可以动态加载实现；３）最佳的性价比：随着半导体工艺的线宽进一步缩小，器件规模增加，ＦＰＧＡ价格不断降低，可以以低成本方案来实现设计系统的集成化。图１—１ＸｉｌｉｎｘＦＰＧＡ的信号处理性能Ｘｉｌｉｎｘ公司的Ｓｐａｌｘａｎ一３ＡＤＳＰ系列是一款面向低功耗低成本应用场合的高性能ＦＰＧＡ。它拥有大量数字信号处理所需要的资源，包括乘法器，加法／累加器，存储单元，而且还具有丰富的逻辑和Ｉ／Ｏ端口资源。这些资源完全可以用来实现一个高性能的ＤＤＣ：而最新推出的更高性能的ｖｉｒｔｅｘ一５系列ＦＰＧＡ，已经可以在一片ＦＰＧＡ中实现一个功能强大的软件无线电接收机系统。随着ＦＰＧＡ性能提高，规模增大，成本不断降低，用ＦＰＧＡ实现高速ＤＤＣ已经成为信号处理系统中常用的手段。１３课题背景３．１项目简介在无线电通信中的众多测量任务之一就是频域中的信号检测。频谱分析仪就是１功能众多并广泛使用的射频测试仪表中的一种。频谱分析仪被用于所有的无线或有线通信应用中，包括研发、生产、安装与维护。手持频谱分析仪由于具有小体积、轻重量和低功耗，以及良好的可携带性．在移动通信的安装与维护、频谱资源监管等方面，具有广阔的市场前景。随着新一第一章引言代无线标准包括８０２．１ｌａ，３Ｇ和ＷｉＫＡＸ等的发展，对测量频率范围、显示平均噪声电平、动态范围、测量带宽和相位噪声等方面都提出了更高的要求。与台式谱仪相比较，手持式频谱分析仪由于需具各良好的可移动性，故其体积与重量在设计中都是首先需要考虑的；且由于很多时候是使用于野外，需要采用电池供电，其功耗也是设计的重点。目前，由于手持频谱分析仪的广阔应用市场，越来越多的仪器生产厂家开始关注这个新兴的频谱分析仪市场，Ｒ＆Ｓ、Ａｎｒｉｔｓｕ、Ａｇｉｌｅｎｔ、Ｗｉｌｌｔｅｋ等公司都推出了产品。在这种前提下，为了提高产品的竞争力赢得客户的青睐，所研制的手持式频谱分析仪必须有所突破。除了射频前端的硬指标如频率范围、动态范围、相位噪声和ＴＯＩ等需要重点研究设计之外；还要大力投入数字中频处理部分的研发，其中需要提高改善的主要指标有频率分辩带宽（Ｉ强Ｗ）和分析解调带宽等，当然不能缺少嵌入式处理器的控制和电源管理。数字中频的实现框图如图１．２，模拟中频信号经过ＡＤＣ采样后，被送到ＤＤＣ进行数字下变频到数字基带信号，再经由ＦＰＧＡ的协同处理（包括ＦＦＴ，数据交换和时序控制等）和ＤＳＰ处理（视频滤波，对数转换和解调分析等处理），最终的结果被送到ＭＣＵ控制部分进行显示、存储或传输。图１．２谱仪数字中频部分的原理框图１．３．２数字下变频器ＩＳＬ５２１６简介项目中使用的数字下变频芯片是ＩＳＬ５２１６，是Ｉｎｔｅｒｓｉｌ公司推出的可编程ＤＤＣ，它被设计用来实现高动态范围的应用。ＩＳＬ５２１６有４路可编程的数字下变频通道。对于输入的信号可以选择任意一个通道来进行处理，也可以四路同时并行处理。每条通道都可分为前端部分和后端部分，前端和后端通过总线路由连接。单通道输出带宽能达到１ＭＨｚ，还能通过总线路由将通道级联以提供更大的带宽３ＭＨｚ。前端部分由数字混频器，数控振荡器（ＮＣＯ）和积分梳状滤波器（ＣＩＣ）组成。３２位的ＮＣＯ相位累加器在输入时钟为９５Ｍ］－Ｉｚ时可提供０．０２２１Ｈｚ的频率分辨率，３电子科技大学硕士学位论文其无杂散动态范围大于１１５ｄＢ。支持１～５级ＣＩＣ滤波器级联和１～５个半带滤波器级联，它们共同构成抽取模组。后端部分由有限冲击响应滤波器（ＦＩＲ）、自动增益控制（ＡＣ，－Ｃ）模块和笛卡尔坐标到极坐标转换器等组成。ＦＩＲ滤波引擎由一组半带抽取滤波器（Ｉ－ＩＢＦ）、内插滤波器、最高２５５阶ＦＩＲ滤波器以及重采样滤波器组成。笛卡尔坐标到极坐标转换器提供幅度和相位输出，它之后与鉴频器相连接实现ＦＭ解调。ＩＳＬ５２１６支持最高９５ＭＳＰＳ的数据输入，４路并行的１７位的输入支持１６位定点或一路到多路的１７位浮点输入信号。此外，ＩＳＬ５２１６具有１１０ｄＢ的带外衰减，４到６５５３６倍的抽取率，２４位的内部数据通路，４个通道每个通道提供２路串行输出，可选择包括１分量、Ｑ量、幅度、相位、频率和ＡＧＣ增益等多种输出形式。１．３．３基于ＦＰＧＡ实现ＤＤＣ的替代方案从ＩＳＬ５２１６的技术指标看出，它是一款性能强大的数字下变频商用ＡＳＩＣ，但考虑到以下几方面的项目需求，有必要寻求更高性能，低成本低功耗的解决方案。ｉ）信号处理带宽，ＩＳＬ５２１６的单通道信号处理带宽为１ＭＨｚ，４个通道级联也仅能提供３ＭＨｚ的带宽。但是对于测试测量仪器来说，通常需求的技术指标都要比其它电子、通信设备的指标要高，才能满足用户的需求，而且只有提供更宽的信号处理带宽，才能提高产品的竞争力。２）物料（ＢＯＭ）成本，图１．２的方案中负责信号处理的器件是ＤＤＣ、ＦＰＧＡ和ＤＳＰ，对于无线信号接收链路中的数字化部分，一般ＤＤＣ和ＦＰＧＡ共同构成数字前端（ＤＦＥ）负责大运算量和高速率的数据处理（包括下变频、抽取、滤波和ＦＦＴ等运算）。对于谱仪来说，信号经过数字下变频之后，一般要做ＦＦＴ处理得出幅度谱（因为ＦＦＴ比扫描检波方式具有速度优势），但是ＩＳＬ５２１６不具备这方面的功能，只能送到ＦＰＧＡ或ＤＳＰ进行处理，而ＤＳＰ对于高速率高带宽信号的ＦＦＴ处理，响应时间还是相对较长，因此这部分功能只有在ＦＰＧＡ内部处理。因此，要是把昂贵的商用ＩＳＬ５２１６集成到ＦＰＧＡ内部，这样不仅减少物料成本，还可以减少ＰＣＢ布局布线空间，和减少数据交互的过程，提高系统集成度。３）功耗的考虑，根据ＩＳＬ５２１６的资料，在２．５～３．３Ｖ工作电压时，所有功能处于工作状态，电流是７．１２５ｍＡ／ＭＨｚ。当工作在８０．ＭＨｚ时，所需典型电流为５７０ＩｌｉＡ；加上ＩＳＬ５２１６与ＦＰＧＡ之间的接口ＦＩＦＯ和ＦＦＴ运算，这些功能消耗的功率相对于手持式频谱仪来说，具有很大的优化空间。基于以上的考虑，和当前ＦＰＧＡ工艺、性能的提高和开发工具的高效性，计划利４第一章引言用ＸＪｌｉｎｘＳｐａｒｔａｎ３Ａ—ＤＳＰＦＰＧＡ来实现、验证和评估基于ＦＰＧＡ的ＤＤＣ性能。为了兼容现有ＩＳＬ５２１６的配置参数和程序代码，本设计中ＤＤＣ的参数主要以ＩＳＬ５２１６为参考。所设计基于ＦＰＧＡ的ＤＤＣ技术指标如下表１．１。表１－１基于ＦＰＧＡ的ＤＤＣ设计技术指标参数最大数据输入速率１６０ＭＳＰＳ设计指标数据输入格式最大系统处理时钟ＮＣ０相位分辨率ＮＣ０无杂散动态范围复数，１６一ｂｉｔ１６０心Ｚ０．０００００００８４度＞１１５ｄＢｆｉｘｅｄ信道滤波器５级ＣＩＣ５级ＨＢ２５５阶可编程ＦＩＲ滤波系数的量化位数抽取因子范围１８－ｂｉｔ１＂－－３２７６８（整个抽取通道）１～３２（ＣＩＣ抽取范围）２。（１＝０，１．“５，ＨＢ抽取范围）１～３２（２５５阶ＦＩＲ的抽取范围）最大信号处理带宽（混叠衰减＞１００ｄＢ）８ＭＨｚ（处理时钟为１６０ＩＨｚ，数据采样率２０ＭＳＰＳ，ｃＩｃ和ＨＢ旁路）１０Ｍｔｔｚ（处理时钟为１６０ＭＨｚ，数据采样率大于等于４０ＭＳＰＳ，ＣＩＣ旁路，采用ＨＢＦ５）７．２ｈｆｌｑｚ（处理时钟为１６０ＭＨｚ，数据采样率大于等于４０ＭＳＰＳ，ＣＩＣ抽取率大于等于２）数据输出类型／格式同相分量Ｉ，正交分量Ｑ；并行２４－ｂｉｔ１．４本人工作和本文内容安排在本课题中，本人所做的主要工作有：１）基于ＦＰＧＡ的ＤＤＣ系统方案的选型和设计；２）各模块的划分和接口定义，难点是各模块时钟和数据位宽的处理；５电子科技大学硕士学位论文３）利用Ｍａｔｌａｂ／Ｓｉｍｕｌｉｎｋ、ＸｉｌｉｎｘＳｙａｅｍＧｅｎｅｒａｔｏｒ和ＸｉｌｉｎｘＩＳＥ工具进行算法建模和仿真。４）用ＸｉｌｉｎｘＦＰＧＡ开发工具实现ＤＤＣ中所有的模块包括数控振荡器（ＮＣＯ）、复数数字混频器（Ｍ眦Ｒ）、５级积分梳状滤波器（ＣｌＣ）、５级半带滤波器（ＦＩＢ）和２５５阶可编程ＦＩＲ滤波器，并整合所有的模块；５）对比Ｍａｔｌａｂ／Ｓｉｍｕｌｉｎｋ的建模仿真数据和ＦＰＧＡ最终实现数据，分析各模块和整个ＤＤＣ工作的功能和性能。本文内容安排共有六章：第一章简单介绍了数字下变频技术和当前ＦＰＧＡ的信号处理性能，并说明了课题的背景和本人主要工作。第二章描述了数字下变频基本理论和结构，对完成各级数字信号处理所涉及到的正交下变频理论ＣＩＣ、ＦＩＢ、ＣＯＲＤＩＣ、多相滤波结构和多速率信号处理等关键理论和算法做了适当阐述。第三章介绍了ＦＰＧＡ的数字信号处理特性和Ｘｉｌｉｎｘ点和与ＤＳＰ处理相关的硬件资源。第四章详细介绍了各模块ＮＣＯ、ＭＩＸＥＲ、ＣＩＣ、ＦＩＢ和２５５阶ＦＩＲ的设计和实现过程，并对所有模块的整合集成、验证和性能分析。第五章给出了手持频谱分析仪的工作原理，和讨论了数字下变频器在频谱仪中的主要应用。Ｓｐａ＿ｒｔａｎ３Ａ－ＤＳＰＦＰＧＡ的特第六章对本论文的工作做了总结，并展望未来要继续完善和开展的工作。６第二章数字下交频基本理论和实现算法第二章数字下变频基本理论和实现算法数字下变频器通常由数控振荡器、数字混频器和数字低通抽取滤波器三个主要部分组成，如图２．１所示。ＤＤＣ将数字化的中频信号变至基带，得到正交的Ｉ、Ｑ数据，以便进行基带信号处理。原理上，数字下变频器和模拟下变频器是一致的，都是将输入信号与本地振荡信号混频，然后经滤波器滤除不需要的分量。。冈－Ｊ７Ｆ’ｌ抖ｌ’Ｌ尘＿Ｊ’Ｉ汀■■—］Ｉ—＿◆舶叫Ｃ０￥～神ｘｚ（ｎ）基｝加卜－Ｉ★ｃｏ．Ｌ一工带川，Ｔ处－叫Ｌ阡Ｈ◆Ｄ卜ｋ＠翌ｊ—：酬理图２．１数字下变频基本结构框图２．１数字正交变换下变频原理２．１．１复数字中频信号的数字正交下变频图２－２复数字中频信号的数孚。Ｆ变频假设复模拟中频带通输入信号（载波纹）为ＸＡＩＦ＿ＰＲＥＦＩＬｒ（ｆ），经过抗混叠滤波器后得到复模拟中频信号：ｘ胛（ｆ）＝ａ（ｔ）ｅ脚＋删（２－１）如图２－２，该信号经过满足Ｎｙｑｕｉｓｔ采样定理的采样周期为Ｉ（采样频率Ｚ）的ＡＤＣ转换后，得到复数字中频信号Ｉｌ】：７电子科技大学硕士学位论文ＸＤＷ（ｎＴ，）＝ａ（ｎＴ，）·Ｐ脚删”驯，－）｜）、怕纠：口（甩Ｚ）．Ｐ妒（一‘）．一掣‘从复中频信号表达式中可看出，信号的瞬时包络，瞬时相位和瞬时频率分别为：Ｉ锄（，２Ｉ）＝ａ＠正）Ｉ伊ｂ伊（，ｚ互）＝吐甩乃＋秒（，２Ｚ）１‰（刀ｃ）：‰㈣Ｉ）】一‰［（甩一１）ｃ）】（２－３）【＝ｃｏｏＴ，＋｛Ｏ（．Ｔｓ）一秒［（，ｚ一１）Ｉ】）这三个特征分量包含了带通信号的全部信息，而‰（玎Ｚ）表达式中的载频分量Ｐ／掣￡作为信息载体不含任何有用信息。因此，把ＡＤＣ的输出信号与ＮＣＯ产生的本振信号Ｐ—Ｊ伽￡相乘，把载频下移（－ａｃｔｓ，变成零载频，其结果称为复数字基带信号或称为零中频信号，即有：ＸＤＩＦ一朋（栉Ｚ）＝吒肛（行Ｚ）·Ｐ叫％肿’＝【口（ｎＺ）·ｅ归‘”Ｌ’·Ｐ７％”Ｌ】·ｅ一７％”‘＝ａ（ｎＬ）．ｅＪＯ（”‘）（２—４）＝口（力Ｚ）ｃｏｓ［曰（挖Ｚ）】＋ｊａ（ｎＴ，）ｓｉｎ［Ｏ（ｎＴ。）】２＝ＸＤｌＦ—Ｂ１（。ｎｌ瓦）＋Ａ玎啦ＱＺ）ｓ）＋ｊｘＤｌＦ．ＢＱ川ｉ｜）｛Ｘ‰ＤＩＦ：揣黧ａ（ｎＴ，№）ｓｏｓｉｎ矽［Ｏ＠（ｎＴ功，）：【阻５，…。一阳＠正）＝】上式（２－５）的两个分量分别称为复数字基带信号的同相分量和正交分量。吼耵一朋∽正）＝ｌＸＤＩＦ一朋（ｎＴｓ）Ｉ＝｛［‰圳（刀ｚ）】２＋［锄啦＠互）］２ｌｌ陀＝｛｛口（以互）∞ｓ［臼（胛Ｚ）】）２＋｛口（胛Ｔ，）ｓｉｎ【口（刀互）］）２｝“‘＝口（甩互）ｆａＤＺ一肋仍互）＝留一１【恐盯一阳（ｎＴ，）／ｘｖｌＦ一肼伽乃）】（２－６）＝ｔｇ卅［ａ（ｎＴ，）ｓｉｎ［Ｏ（ｎＴ，）］／ａ（ｎＴ，）ｅｏｓ［Ｏ（ｎＴ，）］】＝ｔｇ’１［ｔｇ（Ｏ（ｎｒ２）】＝Ｏ（ｎｒ，）‰一ｓｓ（ｎｒ，）＝Ｃｏｌｔ—ｓｓ（ｎｒ，）一‰一ｓｓ［（ｎ一１）互】＝口（疗正）一研（刀一１）Ｚ】上式（２－６）的三个分量分别称为基带信号的瞬时包络，瞬时相位和瞬时频率。与复中频信号ｋ（甩互）的瞬时包络，瞬时相位和瞬时频率的差别分别为：８第二章数字下变频基本理论和实现算法ｆ△。（，２正）＝０Ａ圭｛△矿（刀Ｉ）＝ｑ，２Ｉ（２—７）【△珊＠互）＝ｑ互它们的频谱搬移过程如下图２．３，取它们的离散时间傅立叶变换（Ｄ乃７『．１）：Ｉ‰（Ｐ归）＝Ｄ孵【ｘ肿（刀互）】｛■，ｃＤ（Ｐｐ）＝Ｄ弦玎Ｐ叫掣Ｌ】（２—８）ｌ‰一ＢＢ（ｄ∞）＝ＤＴＦＴ［ｘＤｎ：＿ＢＢ（ｎＴ，）】从以上分析可知，一个中心频率为吐Ｃ的带通信号，既可以用其解析信号锄（刀Ｃ）ＪＩＰＷ‘一一１ｌ，Ａ’～一２ｒｔ—Ａ一∞ｉ．咀厅２靠７１‰矿１▲１Ｉ②．．１１ｒ一导一图２－３复中频信号下变频的频谱搬移过程表示，也可以用其基带信号‰一肋（力正）来表示，除了载波不同外，它们所携带的信号特征分量是一样的。由以上变换还可知，基带信号的采样速率Ｚ仍然很高，为了满足后端基带处理速度的要求，需要对该高速的基带信号进行抽取滤波。２．１．２实数字中频信号的数字正交下变频在现实工程系统中，想要严格的获得复模拟中频信号ｚ。厢（ｆ）是比较困难的。不过理论上有两种方法可以实现：方法一是需要两个严格相互正交的模拟本振对从天线接收到的实射频信号进行正交混频和滤波，最后得到复模拟中频信号，但这样会增加系统集成的成本和复杂度。方法二是把天线接收到的实射频信号与本振混频得到一个模拟实窄带中频信号，如图２－４。９电子科技大学硕士学位论文图２－４实中频信号的下变频框图假设实窄带中频信号为：％一胛ｐ）＝口（，）·ｅｏｓ［ｃｏｊ＋ｅ（ｔ）】对其进行Ｈｉｌｂｅｒｔ变换得到其正交分量，其中日［．】表示Ｈｉｌｂｅｒｔ变换：（２—９）ｋ一肛（‘）＝研％一肼Ｏ）】＝ａ（ｔ）·ｓｉｎ［ｃｏＪ＋Ｏ（ｔ）】最后得到复模拟中频信号：（２—１０）ｋ（ｒ）＝Ｘｗ．ａｌ一胛（，）＋豇赫一ａｔｐ（ｔ）＝口（ｆ）·ｅｏｓ［ｃｏ。ｔ＋秒Ｏ）】＋ｊａＯ）·ｓｍ［吐ｔ＋ｐ（ｆ）】：口（ｆ）Ｐ儿掣＋ｐ（‘）】（２—１１）算法虽简单，但要实现理想的Ｈｉｌｂｅｒｔ阶跃滤波器是非常困难的。因此，输入到ＡＤＣ转换器的信号通常是实窄带中频信号，即前面提到的复中频信号的实部：ｋ—Ｄ羔Ｒｅ｛嘣ａ（ｔ）ｅ‰ｊｔ＝脚，＋Ｆ（ｆ＂）＝口０）．＋秒（ｒ）１ｆ）】）叫畛ｃｏｓ［ｗ—Ｊ坝例（２－１２）其中Ｒｅ｛．）表示取复数的实部，相应的采样信号为：Ｘｒｅａｔ一脚＠Ｉ）＝ａ（ｎｒ，）·ｅｏｓ［ｗ。ｎＴ，＋秒（甩Ｚ）】以下给出实数字中频信号的数字正交下变频的变换过程：工。删一肼＠Ｚ）＝彳刚一ｏＪ：Ａｎｒ，）·ｅ一脾”Ｌ＝【口（玎正）·ｃｏｓ［ｗｏｎＴ，＋ｐ（刀Ｚ）】】·ｅ一７晖町’（２—１３）＝（二）口∽乃）。｛ｃｏｓ【口０互）］＋ｃｏｓ［９∽正）】·∞ｓ（２ｑ万互）一ｓｉｎ［０（ｎｒ，）］·ｓｉｌｌ（２ｑ栉互））＋－，（÷）口（刀Ｚ）。｛ｓｉｎ［口（刀ｅ）】一ｓｉｎ［０（ｎｒ，）］·ｅｏｓ（２ｃｏｎ互）一ｃｏｓ［０（ｎＴ，）］·ｓｉｎ（２ｃｏ，ｎＴ，）｝＝咕）口仞ｚ）·ｅＪｅ加ｍ＋∈）口（拧互）．ｅ－ＡＯ（ｎ乙ｍ碱１＝Ｘ，ｅａ／一Ｄ，，一肋（刀Ｚ）＋ｔ训一Ｄ师一船（拧Ｚ）（２—１４）１０第二章数字下变频基本理论和实现算法｛‰Ｘｒｅａｌ：：：篙ｌ影１／２２；：毫筹三№？【一Ｄ矿册（甩７二）＝（ｃ２嗡，）‘口（刀互）·ｅ。咿伸‘ｐ２啡肿ｊ由以上表达式中可以看出，混频后产生数字基带分量和载波的二倍频分ｉ－２ａｏｃＴ，，只要用数字低通滤波器就可以滤除这些高频分量，最后得到复数字基带信号：Ｘｒｅａｌ一肼一肋（即乃）＝Ｇ）口（聆ｅ）·ｅ，ｏ伽ｍ（２－１６）这个信号相对于复数字中频信号下变频的基带信号，仅仅是幅度小一倍，其他信息完全一样。取它们的离散时间傅立叶变换为：ｌ‰一ｖ１Ｆ（ｅｐ）＝ＤＴＦＴ［ｘ，，ｄ一肼０互）】｛，‰ｏ：：）＿ＤＴＦＴ［ｅ－．脾加ｏＩＸ。蒯一ｏｚｒ（ｅ归）＝ＤＴＦＴ［ｘ。刚一肼＠互）】【（２－１７）＝‰一肼一ｎｓ（ｅｐ）＋ｋ一肼一ｎｓ（ｅ归）ｌ阱一一（∥Ｘｌ。下图２．５表示了它们的频谱搬移过程。Ａ—ｎ‘ＣｊＡ∞ｉ。一２Ｊｒ２ｔｒ’１—ｑ正１峥妒１⑦一２Ｊｒｐ■矿～．Ｊｒｐ＿眇１：．图２－５实中频信号的下变频频谱搬移过程由此可见，实数字中频信号的正交下变频相对于复中频信号的正交下变频，只是在数字混频后多加了低通滤波，所以它们的实现结构可以做到相互兼容。电子科技大学硕士学位论文２．１．３数字正交下变频主要实现方法２．１．３．１直接数字混频实现数字正交下变频由上面下变频的数学推导公式（２－４）可知，这是个复数乘法，实际应用中，通常需要把复信号的实部和虚部当做两个单独实信号来处理【２】，即：ＩＲｅ｛芳Ｄ肛一肋（疗互））＝Ｒｅ｛≯Ｄ，，（刀Ｚ））‘ｃｏｓ（ｏＪ：Ｔ．）＋Ｉｍ｛ｘＤ师（ｎＴ，）｝·ｓｉｎ（（ｏ。ｎＴ，）【ｈｎ｛吒耵一肋ＱＩ））＝ｈｎ｛吒盯伽互））·ｃｏｓ（ｑ刀Ｚ）一Ｒｅ｛ＸＤＩｒ（ｎＴ，）｝·ｓｉｎ（ａ，。ｎＴ，）可见，需要４个实数乘法器和两个加法器，其直接实现框图为【３】：，。，ｏ、图２－６直接数字混频实现下变频当输入的信号为实数字中频信号且ｈｎ｛‰（玎Ｉ））＝０时，数字下变频可以只由两个乘法器来实现。图２－６的ＮＣＯ实质是直接数字频率合成。数字频率合成的特点是频率转换快、输出信号建立时间短、频谱纯度高、频率分辨率低，输出信号可以做到严格正交。其实现方法主要有查表法、ＣＯＲＤＩＣ算法和泰勒级数插值法等。不管其实现方式如何不同，它们的基本实现结构是类似的，不同的是相位幅值转换器。图２．７ＮＣＯ的实现框图ＮＣＯ基本原理组成框图如图２．７所示。其中参考信号用于提供ＮＣＯ内部各部分的同步工作；相位累加器是ＮＣＯ的核心。作用是对频率控制字Ⅳ不断进行线性累加，当累加器输出溢出时，就完成了一个周期。一个周期内累加器的输出数据可１２第二章数字下变频基本理论和实现算法以认为代表了正余弦曲线的相位，当相位累加器的位数较大时，通常需要插入一个相位量化器来对前面的高相位分辨率的输出转换成位数较少的低相位分辨率的相位，通过相位幅值转换器实现了从相位数据输出得到相应的幅值数据。相位量化器会引入量化误差。相位幅值转换可以有很多的方法，最常用的是基于查表的方法。该方法存储了一系列的波形数据，通过累加器输出的相位数据，来寻址查找输出相应的幅值数据。该方法需要大量的波形数据预先存在ＲｏＭ中，而基于ＣＯＲＤＩＣ方法的相位幅值转换方法，可以省去大量的ＲＯＭ资源。可以看出ＮＣＯ的关键部分是相位幅值转换，而根据相位到幅值映射的方式不同，可分为两大类：１）基于函数计算的方法，如ＣＯＲＤＩＣ算法和抛物线近似法等，这类算法的优点是可以实现高纯度的正弦信号，缺点是实现算法的逻辑电路复杂，从而了输出频带范围。２）基于查表法，这类方法是在ＲＯＭ中存储完整的或者部分的正弦信号，相位累加器的输出作为读取ＲＯＭ的地址信号。此时，ＲＯＭ的地址位数决定相位分辨精度，而ＲＯＭ的样点位数决定幅度的分辩精度。这一技术优点是实现比较容易，不足是杂散比较大。但为了提高其性能指标，国内外学者提出了许多新技术及改进方案。基于正弦信号万／４对称的方法，由Ｓｕｎｄｅｒｌａｎｄ提出的三角近似法，由Ｂｅｌｌａｏｕａｒ提出的基于泰勒级数线性插值法等【４】。泰勒级数插值法是在查表法的基础上，把相位量化器在量化中舍弃的低比特位的相位信息，通过泰勒展开，得到一个插值数据来校准ＲＯＭ中输出的数据，最终减少相位量化器带来的量化误差和减少ＲＯＭ的存储深度，达到性能和资源利用的折中。正弦函数的泰勒级数展开为：１ｓｉｎ（０）≈ｓｉｎ（ｏ，）＋ｃｏｓ（Ｏ，）·（ｅ－ｅ，）一去ｓ域只）·（口一日）２＋…Ｚ（２—１９）ＲＯＭ中只存储高位地址倪的正余弦幅度值，低地址位的矽一２则通过乘法器来实现相乘，最后通过加法器把泰勒展开的高价项作相加，即可比较精确的算出伊相位处的正弦值，使输出的正弦幅度值更加光滑。２．１．３．２ＣＯＲＤＩＣ算法实现数字正交下变频ＣＯＲＤＩＣ算法是Ｖｏｉｄｅｒ在１９５９年开发出来的，用于笛卡儿坐标与极坐标之间的转换。这是一种迭代算法，仅需移位、累加和减法运算。在循环旋转模式下，ＣＯＲＤＩＣ可以计算一个矢量（‰，儿）旋转了任意角度气后的笛卡儿坐标（‘，％），迭代过程可以用下面的等式１５Ｊ来描述：１３电子科技大学硕士学位论文薯＋１＝葺－ｄ，．ｙｆ２一’．ｙｉｎ＝ｙｊ＋ｄｉｘｉＺｔ＋ｌ＝－４ａｒｅｔａｎ（２一）（２－２０）谚＝－１ｚ，＜Ｏ时当代入初始旋转向量（％，Ｙｏ）和旋转角度‰，并且经过”次迭代后，ＣＯＲＤＩＣ的迭代结果为：矗≈４ｌ［ＸｏｅｏＳ（ｚｏ）一Ｙｏｓｉｎ（ｚｏ）】Ｙｎ≈４［ｙｏｅｏｓ（ｚｏ）＋Ｘｏｓｉｎ（ｚｏ）］Ｚｎ≈０４＝兀√１＋２。２７ｎ一１—（２—２１）如果把输入中频信号ｘＤ，Ｆ∽Ｚ）的每个复数样本转换成对应的初始旋转向量，初ｘ胛０Ｚ）的复数相位连续旋转，这样就实现了数字下变频。由于它是迭代算法，ｒ；磊－ＩＩ．．…一ｌ１ｗｅｔａｎ（２“）：图２－８ＣＯＲＤＩＣ实现的数字下变频器结构与上一节介绍的直接数字混频实现下变频一样，ＣＯＲＤＩＣ实现变频同样需要产１４始旋转相角为本振信号的瞬时相位鳞刀Ｚ，那么ＣＯＲＤＩＣ算法就可以用于信号如果要实现高速应用的目标，我们有必要对每一级迭代用特定的流水结构来实现。在这种流水结构中，固定基本旋转角度ａｒｃｔａｎ（２叫）可以采用查表实现。用ＣＯＲＤＩＣ算法实现数字下变频的框图示于图２．８。生数字本振的相位值，主要不同的地方是乘法的实现上，前一种是直接相乘，而后一种是通过迭代得出相乘结果。第二章数字下变频基本理论和实现算法２．１．３．３基于重采样实现数字下变频从输入的复数字中频信号式（２—２）开始，假定有用信道位于固定的中频哝上，在吐上采用复数字带通滤波器，则该信道可从相邻信道中分离出来【２】，如图２－９。图２－ｇ经过数字滤波的中频信号（滤波器带宽等于信道带宽）经过滤波后的信号为：锄珊∽Ｃ）＝‰∽￡）·ＰＪ‰‘刀ｍ．ｅＪ。Ｚｃ以瓦且１岌足Ｆ式成立：（２—２２）％：喜．簪，七乩２，…，Ｍ（２－２３）Ｍ－１％２万‘百，七＝１，２，…，即载频为采样速率的彬Ｍ陪。把上式（２—２３）代入式（２—２２）就可以得到：芳Ｄ，，一触（，２Ｃ）＝口肿０正）．ｅｊ‰伽ｍ．ｅ弘万争（２－２４）对信号‰一批（甩ｅ）进行Ｍ次抽取（即重采样），最终可得到：硫一肚（嗍）＝％（崛）’ｅ／％‘㈣‘Ｐ，２疗扣＝口触（，崛）．沙‘崛’后的频谱结构如图２．１０，达到正交下变频到基带信号的目的。（２—２５）假设抽取后的采样周期崛用来表示信号已经足够短，即满足采样定理，则重采样图２－１０重采样后信号的频谱结构采用重采样的数字下变频结构如图２－１１，这种变频方式是纯粹的采样处理，不需要乘法器，但需要调谐ＡＤＣ采样频率到载波的整数倍，以及在抽取前要添加带通滤波器。１５电子科技大学硕士学位论文图２－１１重采样实现下变频原理图２．２整数倍抽取与频谱结构变化在模拟中频信号数字化过程中，数据采样频率越高，噪声基底就越低。因为在ＡＤＣ量化位数固定的情况下，量化噪声功率保持不变而噪声将在更宽的系统带宽上扩展。所以提高采样频率有利于提高输入信号的信噪比。对于精密的测量仪器来说，这一指标尤其重要，所以谱仪中一般采用过采样对输入的模拟中频信号进行采样量化。然而随着采样速率的提高带来的另外一个问题就是采样后的数据流速率很高，导致后续的信号处理速度跟不上，特别是对有些同步解调分析算法，其计算量大，很难满足实时性要求，所以有必要对Ａ／Ｄ后的数据流进行降速处理。这就需要用到不同采样率的抽取滤波器，从而涉及到多速率信号处理，即整数倍抽取。所谓整数倍抽取【１】是指把原始采样序列ｘ（ｎ）每隔∞．１）个数据取一个，以形成新序列ｘｎ（ｍ），Ｄ是整数倍抽取率。抽取前后的序列可表示为：ｘｎ（ｍ）＝ｘ（ｍＤ）为了对比抽取前后的频谱变化，先定义一个新信号：（２－２６）ｍ，＝≯蒜ｔｎ坳…据恒等式：∽２７，五１台Ｄ－ＩＰ．２ｕ∥ｎ＿＿＿芝／＝ｆ：；，蒜如皿。一则ｙ（ｎ）可表示为：∽２８，ｙｃ，ｚ，＝ｘｃ，ｚ，ｌ吉篓Ｐ／三孚｝又由于ＸＤ（ｍ）＝ｘ（Ｄｍ）＝ｙ（Ｏｍ），则ｘｏ（ｍ）的Ｚ变换为：ｃ２—２９，％（ｚ）＝∑ｘＤ（ｍ）ｚ一＝∑ｙ（Ｄｍ）ｚ一＝∑ｙ（ｍ）ｚ－面把式（２．２９）代入式（２－３０）可得：１６（２—３０）第二章数字下交频基本理论和实现算法一卧啦轳驴协３。，：去篁量ｆ∥，：０ｍⅫＩｚ（历）Ｐ等ｂ百１１１：育１乙Ｄ－！ｘ（Ｐ１．百２ｚｌｍ．乒１）ｕ，卸把ｚ－＇ｅ弘代入上式，可得抽取序列ｂ（研）之Ｄ刀可变换为：％（∥）＝石二１．１－１ｘ［ｅｊ（ｅ－２石ｔ）ｌＤ］（２－３２）由上式可见，抽取序列的频谱为抽取前序列之频谱经频移和Ｄ倍扩展后的Ｄ个频谱的晷加和。图２．１２给出了抽样前后的频谱结构。（ａ）抽取后频谱发生混叠（ｂ）添加滤波器后的抽取图２．１２抽取前后频谱结构变化图２．１２（ａ）的频谱发生了混叠，使抽取后的序列中无法重构原来的信号ｘ（ｎ）。因此，必须在抽取之后的抽样率ｑ／Ｄ仍然满足抽样定理，否则就必须在抽取前使用抗混叠滤波器，即把信号的频带在戤／２Ｄ以下。图２－１３完整的抽取框图完整的系统抽取结构如图２－１３。图２－１２（ｂ）是图２．１２（ａ）ｑｂｘ（ｎ）先经过截止频率为哦／３Ｄ的低通滤波器后再抽取的频谱结构，这时频谱没有发生混叠。２．３ＦＩＲ的高效滤波结构由前面章节知道，实中频信号经过数字正交混频后，产生了载波的二倍频分量；１７电子科技大学硕士学位论文同时要降低信号速率，需经过抽取，但抽取会产生频谱混叠和扩展。因此，为了减少抽取后的频谱混叠，需要在抽取前进行滤波，为了不产生相位和幅度失真，ＲＩＲ是较佳选择。ＦＩＲ即其单位冲激响应为有限长的滤波器，其最大的特点就是可以做成严格的线性相位，同时又可以具有任意的幅度特性，而且永远是稳定的系统。ＦＩＲ滤波器的单位冲激响应厅（刀）是有限长的（０≤ｎ≤Ｎ一１）），其Ｚ变换为：Ｈ（ｚ）＝＞：ｈ（ｎ）ｚ叫●■■一ｎ＝０．Ｎ．．一－ｌ（２—３３）这是ｚ卅的（Ｎ－１）阶多项式，有限ｚ平面（ｏ＜ｌｚＩ＜∞）有（Ｎ－１）个零点，而位于ｚ平面原点ｚ＝０处，则有（Ｍ１）阶极点【６】。传统的的ＦＩＲ实现结构如图２．１４，主要由延迟单元、乘法器、加法器，和存储滤波系数的存储单元ＲＡＭ或ＲＯＭ。图２－１４传统的ＦＩＲ直接实现结构在数字下变频中的滤波，要做到滤波后的信号不产生相位失真，一般都是用ＦＩＲ滤波器。但是，要在高速采样数据流中，采用ＦＩＲ的直接实现结构来实现实时滤波，将需要很高的处理时钟速率或很多并行处理的硅片资源。在本论文中，主要用到积分梳状（ＣＩＣ）滤波器，半带（ＨＢ）滤波器，多相滤波结构，它们都是在ＦＩＲ传统原型结构的基础上，经过变换而得出的高效实时处理结构。２．３．１积分梳状（ＣＩＣ）滤波器积分梳状滤波器的冲击响应具有如下形式【ｌ】：ｆ１．０≤刀≤Ｄ一１ｈｏ（，２）２锰其他‘２ｑ４’是幅度为１的矩形窗，式中的Ｄ称为ＣＩＣ滤波器的阶数，在实际应用中，通常因式分解为Ｄ艰奉Ｍ其中Ｒ是后面将会提到的ＣＩＣ滤波器的抽取因子，而Ｍ是梳状滤波器的差分延迟因子（通常取１或２）。从冲击响应表达式看出，ＣＩＣ滤波器实际是一个系数都为１的偶对称的特殊ＦＩＲ滤波器，Ｄ可以是奇数或为偶数，所以其频率相位响应也是线性的。１８第二章数字下变频基本理论和实现算法根据Ｚ变换的定义，ＣＩＣ的Ｚ变换为：风（ｚ）＝∑ｚ一＝矧讹）＝》‘＝糟毒一Ｏ∽３５）（２一ｋＪ—ｚ，当有Ⅳ个相同的Ｈｏ（ｚ）滤波器级联时，其Ｚ变换可表示为：一隆。］Ｊｖ＝研（１＿ｚ＿弦Ｍ）Ｎ缈２衫，Ｊ＿篱］～∽３６，其中，Ｎ为ＣＩＣ滤波器的级数，Ｒ为ＣＩＣ的抽取因子，Ｍ为梳状滤波部分的差分延迟因子。酢）的离散时间傅立叶变换可表示为：ｎ（ｅ戌衫）＝日（ｚ）ｌ：。∥盯（２－３７）由于ＣＩＣ实质是一个系数为偶对称的ＦＩＲ滤波器，每级相位频率响应为线性的：臼（缈）二一彩．掣）（２－３８）∞３９，因此，不对其展开分析比较。在此，仅就参数Ｒ、Ｎ、Ｍ对幅度频率响应的影响进行比较和分析。幅度频响表达式为：其中ｆ为数字频率，数字角频率为２∥。下图２．１５为Ｒ＝７，Ｎ＝３，Ｍ＝Ｉ的幅号占尝宝譬爱图２·１５ＧＩＧ的幅度响应度频响，只显示了０到Ｎｙｑｕｉｓｔ频率之间的幅度响应谱，图中的横坐标采样频率是以抽取之前的速率进行归一化的。由上图２－１５可知，第一个零点幅度频率为（１腴），１９电子科技大学硕士学位论文第一旁瓣最高幅度的频率为［３／（２卡Ｒ）】，在此引入旁瓣衰减：ａｓ＝／Ｉ－．２０４６Ｎ㈣，（ｄＢ）＝·卜二—丹≈．幸ｌｇ嗣…１３１日（口广２矿素）ｌ４＝２０·ｌｇ∽４０）（２一其中，上式中取Ｍ＝Ｉ，胗＞１时，约等号成立。即旁瓣衰减基本上只与级联级数有关。ＣＩＣ滤波器的低通截止频率为工，而Ｒ倍抽取之后的速率等于输入速率的（１腿），在此，引入带宽比例因子６：ｚ＝６。（玄）（２－４１）则通带最大衰减（纹波）为：（２－４２）当ｂ／Ｒ＜＜ｌ，Ｍ＝Ｉ或２时，上式可简化为：８，≈２０＂Ｎ＇ｌｇＩ南Ｉ下图２．１６（ａ）中表示了不同级联Ⅳ－１到５的通带衰减情况【７】ｏ，１’寒Ｓｏ■Ｉ∽㈣ｊ』＼心：＼Ｋ≮Ｎ＼Ｉ卜弋；‘Ｉ！Ｉ：／Ａｘ＼ｊｊ、（Ｊ，Ｎ＾、＾，Ｘ｛？０Ｋ～～‘１，＇ｊ人＾＾，ｊＶＮ－５ＮＮ＼；入Ｉ？毒ｆ·＾、Ｉ一．Ｎ－１、、‘。；＼｝＼Ｎ。２１、ｉ｛Ｉ０ｊ．姚Ｉ矾！Ｉ－－、，１４－３１＼；｝＼；＾ｉ’一１．八．＼（ａ）ＣＩＣ通带衰减（ｂ）ＣＩＣ混叠衰减图２．１６ＣＩＣ的通带衰减和混叠衰减（～为级联数，∥尺＝１为ＣＩＣ输出速率）根据前一节的抽取频谱变化知道，经过ＣＩＣ滤波Ｒ倍抽取之后，频率区间为：力宰去一ｚ≤厂＜，ｚ掌ｉ１＋ｚ，ｃｎ早·２。【．孚Ｊ）ｃ２一必，的信号会混叠到有用的通带信号（Ｏ■助的区间内。从幅度响应表达式和图２．１５可明显看出，混叠到有用带宽信号内的最大混叠频率为【（去）一６·唼）】，定义最大混叠第二章数字下变频基本理论和实现算法衰减为：Ａ＝２０－ｌｇ（２－４５）当６《１，胗＞１，３４＝１或２时，上式可简化为：Ａ≈－２０·Ｎ·ｌｇｂ（２—４６）图２．１６（ｂ）表示了不同级联数的混叠衰减情况。可见要达到较理想的通带滤波效果，带宽比例因子ｂ的选取不宜过大，否则通带波纹会较大，对通过的信号产生幅度失真。根据ＣＩＣ的Ｚ变换表达式，其Ⅳ级级联Ｒ倍抽取的实现结构如图２．１７，主要分为Ⅳ个一阶的累加器，Ⅳ个差分延迟为Ｍ的梳状滤波器和一个抽取器。ｈ嘲哪０ｒＳｅＯｏａＯｘｒ／ａＳｅｄ啪Ｌ———————————、，＿————————ＪＮ∞岫ｆｈ图２．１７ＣＩＣ的实现结构２．３．２半带（船）滤波器ＩｚＯＩ坫图２．１８半带滤波器的幅度响应具有如上图２，１８幅度频率响应的ＦＩＲ滤波器称为半带（船）滤波器【１】’其阻带宽度∽一Ｑ，）和通带宽度（Ｑ。）是相等的，并且通带与阻带波纹也相同。其幅度响应Ｈ（ｅｊｎ）满足以下关系：ｐ钉娟ｓ（２－４７）【吒＝睡一２１电子科技大学硕士学位论文半带滤波器除了具有上述重要性质外，还具有如下主要特征：Ｈ（ｅｙｎ）＝１一Ｈ（ｅｊ‘７一Ｑ’）０。２）＝．５Ｉ－Ｚ－４８，）㈣＝１，ｋ＝Ｏ眨，±４，．．．即ＨＢ的冲击响应ｈ（ｋ）除了零点不为零外，在其余偶数点都为零，所以采用半带滤波器来实现抽取滤波，只需一半的计算量，有很高的计算效率，适合实时信号处理。根据ＨＢ的系数特点，对传统的ＦＩＲ实现结构加以改进，则实现半带滤波器的ＡＳＩＣ资源只需原来的一半；如果半带滤波器的系数具有对称性，ＡＳＩＣ资源只需传统实现结构如图２．１４的１／４。２．３．３多相滤波结构从２．２节的抽取模型知，数字滤波器位于抽取算子之前，也就是说滤波是在降速之前实现的，这提高了系统运算速度的要求，对实时处理是极其不利的。而这一节介绍的多相滤波结构可有效的解决这一问题。设滤波器的系统函数【１】为：日（ｚ）＝∑ｈ（ｎ）ｚ”月＝Ⅻ可重新写为：（２—４９）Ｈ（ｚ）＝…＋办（一Ｄ）·ｚＤ＋厅【（一（Ｄ一１）］·ｚ‘Ｄ一１’＋…＋厅（一１）·ｚ一１＋办（０）·ｚｏ＋厅（１）．ｚ一１＋…＋办（Ｄ）·ｚ—Ｄ＋办［（（Ｄ＋１）】·ｚ‘‘Ｄ＋１’＋…（２—５０）：ｙｙｈ（ｎＤ＋Ｋ）．ｚ－（ｎＤ根’Ｋ＝ＯＨ＝—∞Ｄ—ｌ厂Ⅷ１＝∑ｚ—ｒＪ∑ｈ（ｎＤ＋Ｋ）·（ｚ。）一”Ｉ又令：乓（ｚ）＝∑ｈ（ｎＤ＋Ｋ）·（ｚ）哪（２－５１）则式（２—５０）可写为：日／Ｉ＼Ｚ、，＝川∑脚Ｚｒ乓，ＬＺＤ（２－５２）第二章数字下变频基本理论和实现算法这就是多相滤波结构，其网络图如图２．１９（８）所示，将其应用于抽取器，由抽取的等效关系，即可得到抽取器的多相滤波结构如图２．１９（ｂ）。由此可见，此时的数字滤波器＆（ｚ）都位于抽取器之后，滤波运算是在降速之后，这就大大降低了对处理速度的要求，提高实时处理能力；同时还有一个好处是每一分支滤波器的系数由原先的Ⅳ个减少为（∥历个，可以减少滤波运算的累积误差，提高计算精度。｛专卜匝ｐ！尹岖ｒ｛卤．三．（口）滤波器的多相结构｝掰（６）抽取器的多相滤波结构图２．１９多相滤波结构２．４本章小结本章主要对数字下变频的基本结构和原理做了简单介绍，并对各个模块涉及的主要相关理论和算法作了分别阐述，作为本论文在ＦＰＧＡ设计实现ＤＤＣ时的理论依据。电子科技大学硕士学位论文第三章基于ＦＰＧＡ的ＤＳＰ嵌入式系统３．１ＤＳＰ的一般特性数字信号处理（ＤＳＰ）与模拟信号处理相比有许多优点：相对于温度和工艺等的变化，数字信号要比模拟信号更稳健；数字表示的信号可以通过改变字长来更好地控制精度，所以ＤＳＰ技术可以在放大信号的同时去除噪声和干扰，而在模拟信号中信号和噪声同时被放大；此外数字信号还可以不带误差地被存储和恢复。ＤＳＰ的硬件实现通常设计成能满足实时处理的紧凑的流量约束，每输入新的采样数据就需要实时地处理，这与先在缓冲器存储然后按批作业处理有所不同。如果系统的吞吐能力比要求的采样率低，新的输入就需要停止或缓冲。在ＤＳＰ系统中，一旦所有的输入数据有效，就可以执行任何的任务或计算，系统是由数据流同步的，而不是系统的时钟。由于ＤＳＰ系统是由时钟驱动的数字系统，因此可以利用具有丰富逻辑和ＤＳＰ资源的ＦＰＧＡ来实现有效的ＤＳＰ设计。３．２ＦＰＧＡ实现ＤＳＰ如今，数字信号处理的复杂度逐年增大，对传统的ＤＳＰ处理器结构而言，在需要实时信号处理的地方就难以胜任。由于半导体工艺的不断提高，实现ＤＳＰ系统不再是专用ＤＳＰ器件的专利，现在越来越多地利用高性能高密度的ＦＰＧＡ对信号进行处理。ＦＰＧＡ通过并行方式可以提供极高性能的信号处理能力，且可编程的灵活结构降低了设计的风险。ＦＰＧＡ支持ＤＳＰ运算的机制与指令集结构的信号处理器是完全不同的。ＦＰＧＡ是一种完全基于硬件来实现数字信号处理的。开拓ＤＳＰ数学模型固有的并行性，使ＦＰＧＡ可以按流水线和并行的方式以硬件实现ＤＳＰ，则它的处理速度比按程序和指令以软件方式实现ＤＳＰ要快得多。与固定宽度的处理器和ＡＳＩＣ器件不同，ＦＰＧＡ提供设计者以定制的字长来适应特定的情况或在相同情况下采用不同的设计参数。此外，查找表结构的ＦＰＧＡ具有系统内可再编程的特性，任何时候都允许设计者方便地在系统中重构其设计，２４第三章基于ＦＰＧＡ的ＤＳＰ嵌入式系统从而快速地构造复杂的高性能的ＤＳＰ系统。高度的并行性、定制化的灵活性和性价比的优势都使得ＦＰＧＡ成为实现高性能数字信号处理的首选器件之一。很多时候也作为通用ＤＳＰ器件的协处理器，处理实时、大运算量的算法。３．３Ｓｐａｒｔａｎ３Ａ—ＤＳＰＦＰＧＡ的ＤＳＰ硬件资源在ＸＪＩｉｎｘＳｐａｒｔａｎ３Ａ．ＤＳＰ中有多达１２６个ＤＳＰ４８ＡＳｌｉｃｅ和５３７１２个逻辑单元和２２６８ＫｂｉｔｓＢｌｏｃｋＲＡＭ，如表３．１。这些资源能够构成一个天然的并行处理引擎，能胜任许多复杂的高性能信号处理。如前所述，ＦＰＧＡ是利用分布在器件内丰富ＤＳＰ资源来换取性能的提高，这些分布的ＤＳＰ资源包括【８】：１）查找表ＵＪＴ结构可以实现组合逻辑、分布ＲＡＭ和串行可寻址移位寄存器；２）大容量的双口ＢｌｏｃｋＲＡＭ存储器的多种用途，能与嵌入乘法器配对使用；３）具有高速率乘法，累加和级联性能的ＤＳＰ４８ＡＳｌｉｃｅ。表３．１ＸｉｌｉｎｘＳｐａｒｔａｎ３Ａ—ＤＳＰＦＰＧＡ资源ＣＬＢＤｅｖｉｃｅＸＣ３ＳＤＩＢＯＯＡＸＣ３ＳＤ３４００ＡＳｙｓｔｅｍＥｑｕｉｖａｌｅｎｔＧａｔｅｓ。ＬｏｇｉｃＣｅｌｌｓ１８００ＫＭ００Ｋ３７．４４０５３．７１２Ａ唧ＩＯｎｅＣＩ．Ｂ＝ＦｏｕｒＴＯｔａｌＳｌｉｃｅｓＴｏｔａｌＳｌｉｃｅｓ１６．６４０２３，８７２ＤｉｓｔｒｉｂｕｔｅｄＢｌｏｃｋＲＡＭＢｉｔｓｌｌｊ１５１２Ｋ２２６８ＫＤＳＰ４８Ａｓ８４１２６ＭａｘｉｍｕｍＭａｘｉｍｕｍＤＩｆｉｅｒｅｎｔｉａｌＤＣＭｓ：Ｕｓｅｒ１１０ⅣＯＰａ嘛８８５１９４６９２２７２１３队ＭＢｉｔｓ（ｉｔ２６０Ｋ３７３ＫＲｏｗｓ｝Ｃｏｌｕｍｎｓ８８１０４４Ｂ５８ＣＬＥｓ４．１６０５，９６８３．３．１ＦＰＧＡ逻辑资源的ＤＳＰ特性高性能的ＤＳＰ应用要求极大量的资源，尽管ＦＰＧＡ集成度很高，可以提供丰富的资源，但是仍要在逻辑单元中加入实现ＤＳＰ功能的能力来节省资源，许多ＤＳＰ的算法都要执行一个加权和（∑４（ｆ瞰ｆ））的核心运算，它包括乘法器、加法器和延时单元等基本运算单元。ＦＰＧＡ在结构上具有实现这些基本功能的特性。如图３．１所示，Ｘｉｌｉｎｘ的逻辑单元结构【９】９，由～个四输入的查找表（ＬＵＴ），一个触发器以及以及其他逻辑电路构成一个逻辑单元。为实现ＤＳＰ的基本功能，在查找表后增加进位链和乘法专用与门等，可以利用一个查找表来实现一位全加器或乘法器的进位以及“和’’或“积”的输出，既节省资源，也便于级联加速运算。查找表能够能实现ＲＯＭ／ＲＡＭ，如图３．２。在实现存放滤波器的系数时，可以将与地址对应的系数存储在ＲＯＭ中，将乘法变换为查表后进行加法来实现，达到提高速度和节省资源的目的；同时，查找表还可配置成ＲＡＭ的形式来使用，对需要小规模ＲＡＭ的应用场合，提供了极大的灵活性，且可降低时序约束的要求。２５电子科技大学硕士学位论文８ＨＩＦＴＩＮＣＯＵＴ图３－１ＸｉｌｉｎｘＳｐａｒｔａｎ３Ａ逻辑单元结构图３．２查找表配置成ＲＯＭ／ＲＡＭ的等效结构查找表还可配置为最多实现１６级的可寻址移位寄存器（ＳＲＬｌ６），如图３．３，在实现ＤＳＰ延时单元时能节省大量触发器。ＤＩＮＣＬＫＡｆ３：ｏ】图３．３查找表配置成可寻址移位寄存器的等效结构３．３．２Ｂｌｏｃｋ．ＲＡＭ专用模块随着半导体工艺尺寸不断地缩小，芯片已从受限于逻辑内核变成受限于焊盘管脚数量，因此逻辑内核中有空间集成一定规模的存储器和为实现ＤＳＰ算法最有效的硬件乘法器。Ｘｉｌｉｎｘ公司的Ｓｐａｒｔａ．ｎ３Ａ－ＤＳＰ系列集成了一定数量的１８Ｋｂ的片内ＢｌｏｃｋＲＡＭ，最多的ＢｌｏｃｋＲＡＭ达到１２６块。第三章基于ＦＰＧＡ的ＤＳＰ嵌入式系统１８Ｋｂ的片内块ＲＡＭ是真正的双口ＲＡＭ，有两个的时钟和两个控制的对公共存储区进行存取的同步口，这两个同步口的功能是相同的，但是两个口的数据宽度可以单独配置，提供片内总线宽度的变换。这些大容量的块ＲＡＭ为需要存储大量数据的场合，如ＦＦＴ数据缓存，ＤＤＳ的波形数据表等提供了保证，从而不需要在数据处理单元的外部扩展存储器。这样既提高了系统的集成性，又可以降低功耗和成本。３．３．３ＤＳＰ４８Ａ专用模块Ｓｐａｒｔｅｎ３Ａ．ＤＳＰ系列提供的ＤＳＰ４８ＡＳｌｉｃｅ，具有高性能的乘法、加法／累加和级联的能力【ｌｏ】，如图３＿４所示，使得ＦＰＧＡ可以为高性能的信号处理提供理想的解决方案，可以针对数字通信和视频图象处理等应用开发高性能的ＤＳＰ引擎，也可作为通用ＤＳＰ系统的预处理器或协处理器。ＳｐａｒｔｅｍｑＡ－ＤＳＰ系列中ＤＳＰ４８Ａ模块最多达到１２６个，工作频率高达２５０ＭＨｚ，成为算术密集应用的理想器件，且相对Ｖｉｒｔｅｘｄ，／５系列ＦＰＧＡ还有低成本和低功耗的优势。嘲尸ＣＮ图３４ＳｐａＣｍｎ３Ａ—ＤＳＰ内部的ＤＳＰ４８ＡＳｌｉｃｅ结构ＤＳＰ４８Ａ模块主要由一个预加法器，一个１８ｘ１８位二进制补码乘法器，一个４８位符号扩展的加法／减法／累加器，和其它进位逻辑组成。其适应ＤＳＰ应用中的众多功能，操作数输入、中间积和累加器输出的可编程流水线操作，以及４８位内部总线等提高其吞吐量和适应性，无需一般的结构布线就可以实现前一个ＤＳＰ４８Ａ的２７电子科技大学硕士学位论文输出与后一个ＤＳＰ４８Ａ输入的级联。另外，该模块集成了预加法器，为实现具有系数对称的ＦＩＲ提供了极大的便利。ＤＳＰ４８Ａ的数据输入和控制输入直接馈送到算术部分，任意选择一次或两次寄存，以构建高度流水线操作的ＤＳＰ系统。启用流水线寄存器时，最高工作频率为２５０ＭＨｚ。ＣＬＢＣＬ８ＣＬＢＣＬＢＣＬＢＣＬＢＣＬＢＣＬＢＣＬｅＣＬＢＣＬＢＣＬＢＣＬＢＣＬ８ＣＬＢＣＬＢＢｌｏｃｋＲＡＭＣＬＢＣＬＢＣＬＢＣＬＢＣＬＢＣＬＢＣＬＢＣＬＢＣＬＢＣＬＢＣＵＢＣＬＢＣＬＢＣＬＢＣＬ８ＣＬ８ＣＬＢＣＬＢ矗芷∞凸ＣＬ８ＣＬｅＣＬＢＣＬＢＣ旧ＣＬＢＣＬＢＣＬＢＣＬＢＢｌＯＣｋＲＡＭ矗芷∞ｏＣＬＢＣＬＢＣＬＢＣＬＢＣＬ８图３－５ＤＳＰ４８Ａ的布局如图３．５，ＤＳＰ４８Ａ的高度是四个可配置逻辑块（ＣＬＢ）的高度，与块ＲＡＭ的高度匹配。ＤＳＰ４８Ａ和块ＲＡＭ有各自的布线资源可加倍数据通信带宽；其周围丰富的ＣＬＢ为实现算术处理提供了大量的ＳＩＵｌ６延迟单元、ＤｉｓｔｒｉｂｕｔｅｄＲＡＭ和控制逻辑。ＤＳＰ４８Ａ专门的布线区域和反馈通道，使相邻的ＤＳＰ４８Ａ可以通过级联输入数据通路（Ｂ级联）和级联输出数据通路（Ｐ级联）提供一个级联的输入和输出流，具有高性能ＤＳＰ应用的多种特性。ＤＳＰ４８Ａ的瓜Ｚ和Ｃ４艘删通过加法／减法器进行抽象的结果为：ＡｄｄｅｒＯｕｔ＝（Ｚ±（Ｘ＋ＣＡＲＲ｝＇ＩＮ））（３—１）根据不同的需要，上式可解析为不同的表达式，例如在具有对称系数的ＦＩＲ滤波器中，用得最多的表达式为：Ａｄｄｅｒ０ｕｔ＝（ＢＣＩＮ±（彳幸（Ｄ±Ｂ）＋ＣＡＲＲ明Ⅳ））（３－２）３．４本章小结本章首先介绍了传统数字信号处理（ＤＳＰ）的方法，并指出它在某些应用上的不足；ＦＰＧＡ高度的并行性、重构的灵活性、最佳的性价比等优点，使它成为了实现高速高带宽ＤＳＰ应用的首选平台。结合Ｘｉｌｉｎｘ．ＦＰＧＡ的ＤＳＰ硬件资源，从内部硬件结构上解释用ＦＰＧＡ来实现ＤＳＰ的可行性。２８第四章ＤＤＣ的设计实现与性能分析第四章ＤＤＣ的设计实现与性能分析灵活性，确定为直接数字混频的实现方式（ＮＣＯ＋Ｍ唧。本设计ＤＤＣ的ＦＰＧＡ实现框图如图４．１，主要模块有ＮＣＯ，ＭＩＸＥＲ，５级ＣＩＣ，５级ＨＢ，和２５５阶可编程ＦＩＲ，除了这些模块还有接口控制模块和增益控制模块。本文着重描述前面５个模块的具体设计实现，测试性能分析和整个ＤＤＣ系统的整合与实现。权衡数字下变频的三种实现算法，结合整个谱仪系统的设计方案和系统配置的图４－１ＤＤＣ的ＦＰＧＡ实现框图４．１ＮＣＯ的设计与实现ＮＣＯ的项目需求指标是最高输出采样频率为１６０ＭＨｚ，相位分辨率是０．０００００００８４度，无杂散动态范围ＳＦＤＲ为１１５ｄＢ，输出中心载波频率可配置。４．１．１根据指标设计ＮＣＯ参数根据第二章中ＮＣＯ的基本结构，重新细化得到它的实现结构如下图４—２。不管用查表法、ＣＯＲＤＩＣ或泰勒级数插值法来实现高频率分辨率的ＮＣＯ，相位累加器或相位量化器都是不可缺少，在这里假设相位量化器就是一个相位截断，直接把ｐ（，ｚ）的低位舍去，如图４．３。根据ＤＤＳ的理论‘１¨，ＮＣＯ的相位分辨率、频率分辩率和输出频率分别为：△矽＝２衫２‰町＝３６００／２‰，Ａ／＝／。，，／２岛撕（４－Ｉ）厶＝厶．（ａｅ／２％㈣）２９电子科技大学硕士学位论文ＰｂａｓｅＡｃｃｕｍｕｌａｔｏｒＱ１Ｐｈａｓｅｌｎｃｒｅｍｅｎｔ△ｅ—ＢＡｏ一ＩＡｌ．｝一Ｂ，ｍＦ］‰Ｓｉｎｅ／ＣｏｓｉｎｅＬ乜厂］∥Ｄ１７蛳，匕ｐ＿ｏｏＤｋｌ．ｕｅｐＴａＴａｂｌｅＤｅｐｔｈ＝２ＢｏＩ—ｌＡ８一一相位增量控制字；玩一一一相位增量控制字输入的位宽Ｏ（ｎ）一一相位累加器的输出相位；岛（。）一一相位累加器输出的位宽Ｏ（ｎ）一一相位量化器的输出相位；岛（。）一一相位量化器输出的位宽厶一－－ＮＣＯ的工作时钟（输出采样率）；厶一一ＮＣＯ输出的载波频率图４—２ＮＣＯ的实现框图图４－３相位量化器的截断当相位量化器旁路的时候，岛（。）与岛（。）是相等的。根据指标相位分辨率０．０００００００８４度，可得：岛㈨＝ｃｅｉｌ［１０９２（３６００／０．０００００００８４０）】－３２（４—２）当相位量化器旁路时，相位累加器的位宽岛㈨同样为３２，可算得频率分辨率为：鲈＝（１６０＇１０６）／２３２＝０．０３７２Ｈｚ（４－３）如果采用量化器旁路的方式直接查表方式实现ＮＣＯ，则ＲＯＭ的寻址空间就要２锄町＝２３２＝４Ｇ个存储单元，即使利用ｎ＇／４的对称方式进行查表，也需要４Ｇ／８＝５００Ｍ的寻址单元，用ＦＰＧＡ是难以实现的。这个时候为了保证相位分辨率，有两种方法可以选择，一个是插入相位量化器，对相位累加器的输出位宽进行截断，但是这样会带来量化误差，不过这些误差可以用Ｄｉｔｈｅｒ和泰勒级数插值法来进行修正。这些误差在时域的表现就是抖动，在频域就是杂散，使ＳＦＤＲ恶化，下一节会对相位截断效应进行分析；另外是采用ＣＯＲＤＩＣ来实现，ＣＯＩ①ＩＣ的迭代精度，是靠迭代更多的次数来换取的，根据ＣＯＲＤＩＣ算法得：３０第四章ＤＤｃ的设计实现与性能分析ｊ△矽≥ｔｇ－ｌ（２一点）（４—４）【Ｋ＝ｃｅｉｌ｛－ｌ０９２［培（△矽）】）＝ｃｅｉｌ｛一ｌ０９２［ｔｇ（２ｘ／２码佃’）】）＝３０总的迭代次数为Ｋ＋ｌ－－３１次，要是用流水线结构来实现的话，至少有３１个时钟延迟，假如初始数据宽度为１６位，则内部的迭代数据宽度为１６＋３１－－＇４７位，因为每迭代一次，数据宽度要增加一位，要是用ＦＰＧＡ来实现这么大规模的迭代，也有不少难度。因此，要实现高频率分辨率和相位分辨率的ＮＣＯ，对相位累加器的输出相位进行截断是在所难免的，在本论文中，采用查找表法结合泰勒级数插值法来实现ＮＣＯ，以满足设计指标和低的输出延迟。４．１．２相位截断效应分析ＮＣＯ性能指标包括频率分辨率、无杂散动态范围和输出信号正交性等。而无杂散动态范围指标主要取决于相位值和幅度值的量化，查找表的存储深度和数据宽度分别决定着相位角度值分辨率和幅度值分辨率。在理想情况下，相位数据位数足够大时，ＮＣＯ频率分辨率可很高，在实际中不可能实现，因为波形存储器ＲＯＭ容量消耗太大。改善其杂散性能主要有三种办法：（１）压缩ＲＯＭ存储量，增大寻址位数。比如利用正弦值对称性，储存１／８周期的幅度，利用对称性恢复其他象限幅度值。（２）随机抖动技术。相位截断误差和幅度量化误差引起的杂散分量较大，给误差信号加上一特定随机序列，则可破坏误差信号周期性，从而提高无杂散动态范围。（３）泰勒级数插值法，利用相位量化过程中舍弃的相位信息进行泰勒插值处理，并对查表得到的数据进行补偿，最终得到高的无杂散动态范围。４．１．２．１相位截断相位累加器输出的数据位宽为岛㈨的高分辩率相位Ｏ（ｎ），会被相位量化器截断为宽度岛（。）的低相位分辨率ｏ∽），此时被舍弃的位数为岛（。）一％（。）。设绝对相位量化误差被表示为磊，这个误差可以理解为对理想输出相位值的相位调制，最终通过Ｏ（ｎ）查表输出的幅度值就会存在抖动，具体可表现为下式【１２】：ｆｏ（珂）＝乡（挖）＋岛（船）ｊｌＰ归‘疗’＝ｅＪ．［。ｅ，（ｎ、）＋Ｓｅ‘疗Ⅺ＝ｅ声‘刀’’ＰＪ西‘疗’，（Ｓｅ（ｎ）《１，Ｐ』岛‘甩’≈１＋ｊＳｏ（ｎ））≈Ｐ声伽’【１＋旃（”）】Ｉ≈ｅ妒伽）＋ｊＳｏ（ｎ）·ｅｊ烈帕３１（４—５）…’电子科技大学硕士学位论文相位误差磊可表示为图４－４，图中的误差已经被规一化。直接用截断后的相位去查表输出波形，其输出信号的功率谱为图４－５，ＮＣＯ的参数配置为：相位累加器易（。）为３２位，相位量化器输出也即查找表地址宽度岛（帕为１２位，幅度输出也即查找表输出数据宽度为１２位，输出采样频率为１２０ＭＨｚ，载波频率为１０．７ＭＨｚ。图４－４相位截断误差图４－５相位截断频谱４．１．２．２相位截断谱中杂散的幅度和分布特点某些特定的相位步进字不会产生相位截断效应，而其它的相位步进字则会产生。理论分析表明，如果截断位数岛（。）一岛（。）的值大于或等于４，则产生相位截断谱的峰值杂散可以非常的近似为６．０２毛（。）ｄＢ。当△口，岛（。），岛（。）的关系满足㈣：ＧｃＤｆ△幺２昂《町一％ｌ一’１：２岛㈨一％㈨－１（４—６）会产生最大的相位截断谱６．０２／３０㈤ｄＢ，其中ＧＣＤ表示取最大公约数（ＧｒｅａｔｅｓｔＣｏｍｍｏｎＤｉｖｉｓｏｒ）。当△口，岛（。），岛（。）的关系满足：ＧｃＤｆ△以２岛㈤一％‘町１：２％ｔ町一％㈣（４—７）将不会产生相位截断效应。除以上两种格式之外的相位步进字都会产生相位截断效应，其产生的最大相位截断频谱在Ｏ到６．０２Ｂｅ（。）ｄＢ之间。由上图４－５可知，截断后的相位为１２位，ＳＦＤＲ约等于７２ｄＢ，与理论值相吻合。由于隔一定数量的采样时钟之后，截断相位与无截断相位重合，相位截断误差为Ｏ。用相位误差重复率ＰＥＲＲ（ＰｈａｓｅＥｒｒｏｒＲｅｐｅｔｉｔｉｏｎＲａｔｅ）表示两次截断误差归零的间隔时钟数，其计算式如下：ＰＥＲＲ＝ＬＣＭ（ＡＯ，２％㈣喝㈣）／△０３２（４—８）第四章ＤＤＣ的设计实现与性能分析其中，ＬＣＭ表示取最小公倍数（ＬｅａｓｔＣｏｍｍｏｎＭｕｌｔｉｐｌｅ）。从资料分析和实际仿真的结果可以总结出，相位截断频谱在数字角频率上的分布位置符合以下公式：ｏ＝厶·（志±簧），其中。＜刀＜ＰＥＲＲ代入上面截断谱中的参数，可知图４－５的杂散分布情况符合这个规律。（４－９）４．１．３泰勒级数插值实现ＮＣＯ基于泰勒插值的ＮＣＯ实现框图如下：ＳＩＮＥｃｏＳＩＮＥ图禾６基于泰勒插值的ＮＣＯ在描述采用泰勒级数插值法如何实现ＮＣＯ前，先简单介绍采用相位抖动（ＰｈａｓｅＤｉｔｈｅｒｅｄ）技术是如何改善ＮＣＯ的ＳＦＤＲ。４．１．３．１ＰｈａｓｅＤｉｔｈｅｒｅｄ技术由于ＮＣＯ在一定的相位步进字下工作时，相位截断误差具有一定的周期性，正是这个周期性的相位截断误差产生了不希望的杂散。因此，可以通过添加ＰＨＡＳＥＤＩＴＨＥＲＥＤ随机抖动序列来破坏这种量化误差的周期性。ＤＩＴＨＥＲ序列的方差可设置为约等于相位截断所舍弃的低比特的值，并把这个ＤＩＴＨＥＲ序列与相位累加器的输出叠加，叠加的结果作为相位量化器的输入，量化器的输出作为查找表的输入地址，过程如上图４．６。ＤＩＴＨＥＲ序列的噪声功率谱接近白噪声谱，通过ＤＩＴＨＥＲ，相位截断谱的杂散会被频谱展宽，使杂散的幅度得到抑制。根据理论，添加ＤＩＴＨＥＲ后，ＮＣＯ的输出ＳＦＤＲ相对相位截断后直接查表的方法有约１２ｄＢ的改善，图４．７是添加了ＤＩＴＨＥＲ的频谱。此时，ＮＣＯ的参数配置为：相位累加器岛㈨为３２位，相位量化器输出也即查找表地址宽度为％㈨１２位，幅度输出也即查找表输出数据宽度为１４位，输出采样频率为１２０ＭＨｚ，载波频率为１０．７ＭＨｚ。３３电子科技大学硕士学位论文锄ｍ脚柚旷妒Ｗ唧晰州ｍ唧”惝桫ｐ懒４‰ＲｒⅢ１＂１１ｍ。一ｊＦＷＭ／ａｔ＇）∞∞∞图４—７添加了Ｄｉｔｈｅｒ技术的ＮＣＯ频谱ＤＩＴＨＥＲ技术，虽然对ＳＦＤＲ有１２ｄＢ的改善，但是要实现１１５ｄＢ的ＳＦＤＲ，根据上面的最大杂散计算公式ｃｉｅｌ（（１１５．１２）／６．０２１＝１８，即仍然需要１８位的相位量化宽度，对ＦＰＧＡ来说依然是很大的ＲＯＭ存储资源开销。４．１．３．２泰勒级数插值实现ＮＣＯ为了达到压缩ＲＯＭ存储空间减少ＦＰＧＡ资源的占用，同时提高无杂散动态范围等性能的目的，泰勒级数插值是很好的选择。目前，ＦＰＧＡ芯片除了丰富的可编程逻辑资源外，还扩充了专用的硬件乘法器等特殊功能模块。泰勒级数插值正是利用了ＦＰＧＡ内的乘法器资源ＤＳＰ４８Ａ，采用先查表然后用泰勒级数插值的方法，通过流水线式运算在每个时钟都得到一个插值数据，从而输出的数据不再局限于波形表中存储的数据，使正弦波更加光滑。具体实现过程如上图４．６。ＮＣＯ最终实现的输出数据宽度为２１位，ＳＦＤＲ大于１１５ｄＢ，达到项目需求指标。４．１．３．３仿真频谱波形和时序图和ＦＰＧＡ使用资源１。ｔ一一１。…’圆抛舶·１（Ｚ“Ⅲ０－ＤＡＴ＿ＩＮ·曲Ｒ』Ｊ，‘’舢ｄｊｌＫｏ．ｗＲ眦ｏ．ＤＡｌ百‘暑量脚￡“”Ｃ０－ＳＥＬ－■＿ｈ哟伽．．．．。．一一Ｌ√ＦⅢ孔枷锄ｋ．Ｊ．．．．．．加４０∞了“７，０刨７Ｍ柚＿瑚ＦⅢ＾＿ｒ．ｃｙｆ№Ｊ图４－８泰勒插值实现ＮＣＯ的频谱图４－９泰勒插值实现ＮＣＯ的项层图实现ＮＣＯ所采用的ＦＰＧＡ型号为ＸｉｌｉｎｘＳｐａｒｔａｎ３Ａ．ＤＳＰ系列的ＸＣ３ＳＤｌ８００Ａ，图３４第四章ＤＤｃ的设计实现与性能分析４－８为用泰勒插值法所实现的ＮＣＯ在载波频率为１０７ＭＦＩｚ的频谱，输出采样率为１２０ＭＨｚ。从ＦＰＧＡ的时序图４－１１看，满足功能的需求；从图４—１２综合的结果看，使用了两个ＤＳＰ４８Ａ乘法嚣，主要用于需要乘法的泰勒插值运算。图４－１０泰勒插值实现ＮＣＯ的Ｍａｔｌａｂ仿真渡形…”ｗ自±Ｅ“目自日）“…＂１Ｆ■ｍ∞ｍＥ５５７州ד‘Ｏ‘，”口口５圜４—１１ＮＣＯ舳ＦＰＧＡ愤直时帛图４－１２ＮＣＯ的ＦＰＧＡ资源使用情况４．２复数ＭＩＸＥＲ的设计与实现４．２１乘法分解早期的ＦＰＯＡ由于没有专用的硬件乘法器，要实现三角函数乘法，一般利用ＤＡ算法来实现，ＤＡ算法的乘法延时一般和乘数的数据宽度有关，由于是利用ＦＰＧＡ内部的逻辑资源来搭建的，处理速度受到：或者使用ＣＯＲＤｌＣ算法退代实现乘法功能，由前面章节可知，选代的精度越高，迭代次数越多，延迟越大。３５电子科技大学硕士学位论文在本论文中，复数乘法器的实现是利用ＦＰＧＡ的硬件乘法器ＤＳＰ４８Ａ，可达到很高乘法速度，延时小。由于ＤＳＰ４８Ａ只能接受１８ｘ１８位的输入，而用户数据输入是１６位，ＮＣＯ输出的数据是２１位，因此，在设计实现高性能的２１ｘ１６的复数乘法运算，根据第二章中复数混频器的实现结构，需要ＤＳＰ４８Ａ来并行处理。两个复数相乘，可分解为４次实数乘法，下面先介绍２１ｘ１６的有符号补码表示的实数乘法运算，设这两个实数表示为鸽［２０：Ｏ］和鼠［１５：０】，运算过程如下：＾１２０：ｏ】Ｂｏｐ５：０１凸，４３４：ｏ］ｌ－枷一口咖删＿１４ｂｉｔｓ＿∥一心ｆ２０】＾【２０：ｏ】】Ｂ［１７：ｏ】＝ｂ蚋一ｅｘｔｅｎｄｅｄ一２ｂＵｓ—ｏｆ一岛【１５】．矗，１１５：ｏ】】凸彳…７１㈣６：川研１７：０１ｓ／ｆｉｎ—ｅｘｔｅｎｄｅｄ－１曲如矿一研１７】ｌｏ，Ａ【１６：ｏ］１ｘＢ［１７：ｏ］＝３５ｂｉｔｓ【３４：１７】１１６：ｏ】弋乡ｋｒ３４：·，】Ｊｘ研－，：ｏ】＝ｓ劬鼢｛［３５：１８】『１７：ｏ】Ｌ，，。ｉ二。ＦＦｓ日。Ｔ凸一’’’／［５２：３５］／。［３４：１７）／［’１６：０］ｔｉｌｔ—ｏｆｆ一脚一Ｊ劬一ｏｆ一尸【５２１图４－１３２１ｘＲＥＳＵＬＴ［３６：０】＝／［３６：０１１６有符号补码的实数乘法分解为了提高数据吞吐量，使用两个ＤＳＰ４８Ａ并行来实现，实现框图如下图４．１４，共Ｓｌｉｃｏ２《Ａ［３４：１７＇１Ｂ【”：ｏＤ科１７：Ｏｌ图４－１４ＤＳＰ４８Ａ实现２１ｘ１８的实数乘法框图有３个时钟的延迟，对输出Ｐ［５２：０］舍去高１６位，并保留最低３７位数据Ｐ［３６：０］３６第四章ＤＤＣ的设计实现与性能分析就是相乘结果，由于高１６位是符号位扩展的结果，舍弃不会影响输出结果。４．２．２２１ｘ１６位复数乘法的设计及实现重写本论文中要实现的复数ＭＩＸＥＲ如下：ｆＲｅ｛毪肛一船积１）｝＝Ｒｅ｛吒糖（露互））·ｃｏＳ（纹忍互）＋ｈ｛吒护（露１）＞‘ｓｉｎ（ｃｏｕｎＴ，）【ＩＩＩｌ｛ｋ一即Ｑｔ）｝＝Ｉｍ｛ｘＤｚｒ（ｎＴ，））·ｃｏｓ（皱ｎＴ，）一Ｒｅ｛ｘｕｒ（ｎＴ，）｝‘ｓｉｎ（ｃｏｕｎＴ，）其中中频数据的实部虚部都是１６位，而ＮＣＯ输出数据的为２１位。为了充分利用ＤＳＰ４８Ａ中的１８ｘ１８的乘法器，需要把中频数据算术扩展为１８位，ＮＣＯ数据算术扩展为３５位，并利用上～节的乘法分解方法，用８个ＤＳＰ４８Ａ来实现ＭＩＸＥＲ。图４－１５用４个ＤＳＰ４８Ａ实现复数乘法的实部其中要得到实部输出，需要用到上一节的两个２１ｘ１６位实数相乘结构的级联。假设１６位中频信号ｚ肼∽乃）的实虚部分别符号扩展为１８位的Ｂ—ｒｅａｌ［１７：０】和Ｂｉｍａｇ［１７：０］，同时把ＮＣＯ输出２１位的信号ｅ－ｊｍｅｎＴ，分别符号扩展为３５位的【彳一ｒｅａｌ［３４：１７】，０，Ａ—ｒｅａｌ［１６：ｏ】】和【么一ｉｍａｇ［３４：１７］，０，Ａ—ｉｍａｇ［１６：ｏ】】。则实现实部输出框图如图４．１５。同样要得到虚部输出，也要４个ＤＳＰ４８Ａ级联。最终ＭＩＸＥＲ的ＦＰＧＡ实现如下图４．１６，共有１３个时钟延迟。３７善一篓电子科技大学硕士学位论文一二ｉ：二．——三三事］二荸：｛导—善—二二二．’三；：ｒ［三己。：ｉｏ—ｉ三芎；二：量’量孝三型一一一＿＾，；＋＿＝一一［三一一。！：‘ｉ商１——————一；一旱毫！＝．孑≤≮＝｝！一＋：Ｊ三挚－Ⅵ…∞“Ｈｔ■’ｓＬ’”口４“ｒ＂ＨＥ’ｏｍ５×图４·１６２１ｘ１６位复数ＭＩＸＥＲ的ＦＰＧＡ实现二］Ｉｊ二＼Ｉ［二ｉ、：二ＣＵ二ｉ、！二ｔ：Ｕ二一：（ｊ二？二１３１∞＃ａｍ，ｍ¨．目¨‘０ｏＩ＂———１———————————————————ｊｉｉ———————————————■——一ｒ一“Ｋ日’·５ｉ……ｅ‘，７ｎ口ａ１…ｕⅦ＿３’ｏ＃“∞ｍ１口‘’７ｒ——Ｔ——＿——＿７ｉｉ——＿—Ｔｌ■Ｆｉ７巧可１０■－＿－●ｊ丽而ｉＦ—●—■—一ｍＸ１…５＂‘日圈牟１７复数ＭＩＸＥＲ的ＦＰＧＡ时序图４—１８复数ＭＩＸＥＲ的ＦＰＧＡ资源利用ＭＩＸＥＲ的时序（（０１＋０２＋０与（０３－０４＋１）相乘）和ＦＰＧＡ资源使用情况分别如图４—１７和图４－１８，从时序图可以看出，有１３个时钟延迟。第四章ＤＤｃ的瑷计实现与性能分析４．２３混频器仿真结果及性能分析１相位调制复中频信号输入的仿真及分析４２３设输入复中频激励信号㈣为：同相分量输入为：０１＋ｃｏｓ（２‘ＰＩ＋Ｆｃ＋“＋ｓｉｎ（２＋Ｐ１４１００００００＋∞）；正交分量输入为：０１＊ｓｉｎ（２＊Ｐ１＋厅＋ｕ＋ｓｉｎ（２＋ＰＩ。１００００００＋“）），其中Ｆｃ为载波１０ＭＨｚ，调制信号为１Ｍ｝Ｉｚ的正弦波，“为时间变量，采样频率为１２０ＭＨｚ。７。随，。。。。从．，。．．｝ｒ伽如”ｍｎ川Ｗ』ｋ忡川：．。。。。、Ａ－謇留罂詈暑譬‘“。８；５—叫【署普詈碍黑尸８０５。！。ｊ，。。。。毗＆。、．嗳黑曼曼曼ｊ７兰骂竺！苎蛩舞＇。粤三！竺。垂Ｌ，—ｏ雕Ｉ■丸■１（ｆ（ａ】输入同相分量的功率谱；０）输出同相分带的功率谱（ｃ）赣＾正交分量的功率谱：（ｄ）输出的正交分麓的功率谱（ｅ）输入复数信号的功率谱：（０输出复数信号的功率谱圈４－１９混频器ＭＩＸＥＲ的复中频信号输入的频谱搬移过程当给混频器输入复中频信号时，频谱搬移过程如图４－１９，这与第二章的推导公式（２－４）一致。下变频过程中并没有产生载波的二倍频分量，理想情况下，可以不需要低通滤波器，仅根据需要进行简单地抽取，即可获得低速率的基带信号。虽然给混频器输入复中频信号，可以降低数字下变频硬件系统的复杂性，但是是以增加模拟中频处理部分的硬件复杂性和成本为代价的，例如需要产生正交的模拟本振信号，需要两个模拟混频器和两个数宇，模拟转换器等。３９电子科技大学硕士学位论文一（ａ）输入的同相分量：（ｂ）输入的正交分量：（Ｃ）同相输出端的波形：（ｄ）正交输出端的波形图４－２０混频器的复中频输入的Ｍａｔ｜ａｂ仿真波形“一·＝一。、ｊ一～．ｊ１７一一—ｉＬｏ——■Ｌ－——！！：‘一』兰—上—塑＿—』Ｌ＋—兰兰；生』兰—生—些兰＝—』坠』ｏ——！！—世，ｊ示ｆｉ２ｉ：，ｊｉｉ霉ｏｉ菰＝尸萧茂｝≮［二ｃ‘…‘ｒ，ｅ，ｒ５‘＾…一丁可ｉ甄－■ｉ叠§ｉ，’＂巧Ｅ，ｊｉ—ｍ，＿丽百厂ｊｉ石ｉ丘ｊ！燮＿』！坐■旦ｏｉＥ生！’Ｉ！ｊ监。』“！Ｌ！！生一』＝！！：一一…一一图４－２１混频器的复中频输入的硬件仿真时序从频谱图看出，输入的信号存在直流分量，是由于对输入测试的模拟信号采用截断量化并用１６位定点补码表示造成的，根据统计分析理论嘲，截断量化误差的均值和方差分别为：＾一＾１一１５以一了一—Ｆ２６２２１１５”ｃ２百２—ｉｒ２即量化噪声有直流分量。经混频后，直流分量会被搬移相应的频率间隔。如果对明显的看出混频后输出的同相分量和正交分量仅仅是数字基带信号。输入信号采用舍入量化，则不会产生直流分量，因为舍入误差的均值为０。图４—２０和图４·２１分别为混频器的Ｍｍｌａｂ时域仿真波形和硬件时序。从时域波形图中亦可第四童ＤＩ）ｃ的设计实现与性能分析４２３２相位调制实中频信号输入的仿真及分析输入实中频激励信号为：同相输入端输入为：０１＋ｃｏｓ（２＋ＰＩ＋Ｆｃ＋ｕ＋ｓｉｎ（２＋ＰＩ＊ｌＯＯＯＯＯＯ＊ｕ））：正交输入端输入为：０，其中凡为载波信号１０正弦波．Ⅳ为时间变量，采样频率为１２０ＭＨｚ。７ＭＨｚ，调制信号为频率１ＭＩ－Ｉｚ的警兰兰兰耋｜警要篓竺：：＝三：：”哪忡州】｝一＾”Ｈ＾一”氍川”。Ｍ蚺ＰｐＨ州口ａ，ｕｚ２》’ｏ二☆自■口口ＥＥｌ＝●■■■■ｏｇ＝ｚ２二，ｉｏ山。垂』｝一ｗⅧＨ一（ｃ）正交输入瑞输入０：（ｅ）输入实信号的功率谱；：ＪＬ一”七ｊ『＿１＿＝＝＝可—Ｆ、（ｄ）输出复信号的正交分量（ｆ）输出复信号的功率谱（ａ）同相输入端的实信号：（ｂ）输出复信号的同相分量圈４－２２混频器ＭＩＸＥＲ的实中频信号输入的频谱搬移过程当给混频器输入实中频信号时，其信号的频谱搬移过程如图４—２２，与第二章的推导公式（２—１４）一致，下变频过程中产生了载波的二倍频分量，园此需要在速率抽取之前添加低通滤波器，滤除载波二倍频处的无用分量保留数字基带分量。图４．２３为给混频器输入实中频信号时的Ｍ“ｌａｂ时域仿真波形，从输出的同相和正交分量波形亦可清楚地看出，存在载波的二次谐波分量，与复中频信号输入时具有明显地不同。！㈥碱燃一㈣翮电子科技大学硕士学位论文；蛾黼Ｍ蛾瞒低锅诋娥（ａ）同相端输入信号；（ｂ）止交端输八为０；（ｃ）同相端输出信号：（ｄ）正交端输出信号图４－２３混频器的实中频输＾的Ｍａｔｌａｂ仿真波形４３积分梳状（ＣＩＣ）滤波器性能分析与设计实现ＣＩＣ滤波器的ＦＰＧＡ实现结构４３Ｉ根据ＣＩＣ滤波器的ｚ变换表达式，对第二章中的ＣＩＣ滤波结构稍微做一下改变，如图４．２４，主要是引入了延迟寄存器。一阶积分器的延迟反馈同时作为下个。焉三ｉ，ｑ。呻【！：ｆ＋二一！卜。二，三二÷＋—“二叫三二＝一：＝＿■二１＋ｉ型＋匿４—２４ＣＩＣ∞实现框幽上。５稿矗司．ｎ野．＾当＋一Ｌ一＾一—一积分器的输入，用ＦＰＧＡ实现积分器，实际上就是累加器；而各个梳状滤波器亦称为差分器，它们之间插入一个延迟寄存器，可得出其流水线结构，这样可以提高ＦＰＧＡ实现的Ⅱ丁靠性，和提高数据吞吐率。４３２ＣＩＣ三个参数的选取依据和分析重新写ＣｉＣ滤波器的三个主要指标如下：第四章ＤＤＣ的设计实现与性能分析％＝２０·ｌｇ≈１３．４６·Ｎ（（１Ｂ）心ｏ．叫剥Ａ≈－２０·Ｎ·ｌｇｂＣＩＣ滤波器的特点可归结为三大指标分别是旁瓣衰减口。，通带衰减坑和混叠衰减４，以及三大参数抽取率Ｒ，差分延迟Ｍ和级联级数Ⅳ。其中指标万。和彳的选取还与实际使用中带宽比例因子ｂ的选取有关。为了进一步看清ＣＩＣ三个参数对滤波器频响的影响，可见以下三幅图４．２５、图４．２６和图４．２７，它们分别是独自改变参数Ⅳ、Ｒ和Ｍ时，ＣＩＣ频响的变化。图４－２５级数Ⅳ对ＣＩＣ的影响从图直观看出，增加级数Ⅳ，旁瓣衰减，通带衰减和混叠衰减与级联级数呈正比例增大，级联级数越多，衰减越厉害。多级级联在增大阻带衰减、减小混叠影响的同时也增大了通带衰减，降低了带内平坦度，会使通带的可选截止频率变小。因此实际使用中，通常Ⅳ不宜过大，一般不超过５。为了兼容现有项目ＤＳＰ的设计思想和控制代码，Ⅳ选取为５级级联与ＩＳＬ５２１６的相同。增加抽取倍数Ｒ，主要影响幅度零点的位置和个数；第一旁瓣衰减也会加大，但是改善不明显。在本论文中，五的选取范围为１～３２。增加差分延迟因子，主要改变幅度零点的位置，且略微加大了旁瓣衰减和混叠衰减，但是同时增加了通带衰减，会导致通带带宽选择范围变小。因此Ｍ的选取一般是１或２，本论文中，只以Ｍ＝１来设计实现ＣＩＣ滤波器。４３电子科技大学硕士学位论文图４．２６抽取率月对ＣＩＣ的影响加卸舶Ｎｏｍ＇ｍｈｚｅｄｆｍｑ∞ｎｃｙ·ｃｙｃｌｅｓ，＇ｓｍｒｎｐｌｅ图年２７延迟因子Ｍ对ｔｉｃ的影响在某些应用中，输入的数据率高于后端皿和Ｆｍ所能处理的最高速率，而信号带宽又大于ＣＩＣ在规定阻带衰减下最小抽取时的无混叠信号带宽，在这种情况下可以采用先对数据进行内插补零再用ＣＩＣ抽取器抽取的方式来提高可处理的信号带宽。因此，在一定的阻带衰减下增加无混叠信号带宽，有两种方式，一是降低抽取因子Ｄ，另一种是提高采样率。最终ＣＩＣ设计参数确定为表４．１。表４－１ＧＩＧ设计参数ＣＩＣ参数级联级数Ⅳ５抽取倍数Ｒ１～３２差分延迟因子Ｍ１参数值当抽取倍数定为ｌ时，ＣＩＣ滤波器被旁路，混频器ＭＩＸＥＲ的输出通过数据选择器被直接送到ＨＢ进行处理。第四章ＤＤＣ的设计实现与性能分析４．３．３ＣＩＣ的处理数据位宽与时钟处理４．３．３．１数据的处理位冤ＣＩＣ滤波器的幅度频率响应重写如下：附∽ｌ＝［哿］Ｎ＝［脚·Ｓａ（万脚）．Ｓ｛ｔ．ｉ（∥）］Ｎ，（其＊Ｓａ（ｘ）＝ｓｉｎ（ｘ）／ｘ）即存在处理增益（肼）川，因此在输入数据宽度为‰的情况下，ＣＩＣ抽取滤波器的全精度数据处理宽度旧为：选取混频器数据输出截断后的数据位宽‰为１８位，则在Ｎ＝５，Ｍ＝１，Ｒ取不同的值，ＣＩＣ滤波器内部的数据处理全精度宽度为下表：表年２ＣＩＣ不同抽取率时的全精度数据宽度‰猁ｒ＝ｃｅｉｌ（Ｎ·ｌ０９２（肼）＋忍勰）（４—１１）Ｎ＝５Ｍ＝１Ｂｃｌｃ．ｘ纠ｘＲ＝２２３Ｒ＝４２８Ｒ＝８３３Ｒ＝１６３８Ｒ＝３２４３ＣＩＣ滤波器输入数据宽度为１８位补码表示的数，因此在Ｒ＝３２时输出的数据宽度在无舍尾的情况下应该为４３位，但事实上用不到这么高的数据精度，可以进行舍尾截取，舍去最低２５位，保留高１８位作为输出。但舍尾后会造成一个问题，如果尺较小，那么其输出的满幅宽度也较少，当Ｒ＝２时，输出的满幅位宽只需要２３位，同样被截取低２５位后，分辨率只剩Ｏ位，造成有效位数大大降低。因此，应该在ＣＩＣ滤波器输入端加一级桶形移位器，根据尺的大小对输入数据进行左移位，使得滤波抽取后得到的满幅输出接近４３位，保证在小抽取因子情况下，输出数据截取２５位后依然有足够的分辨率。移位器的移位值ＳＧ可按以下公式【ｌ６】计算：ＳＧ＝Ｆｌｏｏｒ［１０９２（３２）’－ｌ０９２（尺）’】，２≤Ｒ≤３２Ｆｌｏｏｒ指朝负方向取整。移位值与抽取因子的关系曲线如图４．２８。因此，总结ＣＩＣ抽取滤波器内部数据处理宽度的变化过程为：输入ＣＩＣ的数据为宽度１８位的二的补码数据，符号扩展为４３位；处理宽度为４３位的桶型移位器根据抽取倍数作相应的移位；接着所有５个累加器的数据宽度都是４３位，以保证数据的精度和累加器不产生溢出；由于根据上面图４－２４的实现结构，ＣＩＣ抽取４５（４—１２）电子科技大学硕士学位论文滤波器的增益都集中到累加器部分，而差分器可视为不存在处理增益，所以数据的处理仍然为４３位。在最后一级差分器输出的４３位数据中，截取高１８位作为ＣＩＣ抽取滤波的输出。ＣｌＣｉｈｉｆｔｖａｌｕｅｓＶＳｄｅｃｉｍ酬ｆａｃｔｏｒｌ‘《ｊ蒡宅呈＞≮笙∽Ｕ石ｌ。ｋ～弋＼确ｉ—、品峭、＾＾．ｈ图４—２８ＣＩＣ内部数据移位与抽取因子的关系４．３．３．２设计４３位的桶形移位器桶形移位器（ＢａｒｒｅｌＳｈｉｆｔｅｒ）是一种存储型的移位寄存器，在单个时钟周期内能使任何位数的数据完成移位或循环。这种结构中，移位器的输出使用了存储寄存器，以实现流水线操作，增加数据处理能力。此处的桶型移位器与传统的有所区别，图４．２９ＣＩＣ的桶型移位器框图这里只把输入的１８位数据符号扩展为４３位，只跟据抽取因子决定左移的位数ＳＧ，移出的ＳＧ个高位数据舍去，同时在低位补上ＳＧ个０。左移最大的位数是在Ｒ＝２时，需要左移ＳＧ＝２０位，由于ＦＰＧＡ有ＤＳＰ４８Ａ乘法单元，所以一个二进制数据Ｂ需要算术左移ＳＧ位，相当于Ｂ．２跖，因此利用ＤＳＰ４８Ａ来实现桶型移位器相当的方便，实现框图如上图４．２９。桶型移位器的ＦＰＧＡ实现如图４．３０，一共需要２个ＤＳＰ４８Ａ，其中查找表的值如表４．３。第四辛ＤＤＣ的设计实现与性能分析图４－３０桶§ｏ移忙器的ＦＰＧＡ实现表４－３桶型移位器ＲＯＭ的配置置２ｎＳＧ置１２ｎ２５１３２３２ｎ１７１５２—５２７２—１４２ｎ１５１６２ｎ５２８２ｎＯ５２ｎ１３１７２—４２９２—０６２ｎ１２７２ｎ１０１９２ｎ３３１２ｎＯ８２—１０２０２—３３２２ｎ０９２—９２ｌ２—３１０２ｎ８２２２ｎ２１１２ｎ７１２２ｎ７２４２ｎ２２ｎ２０１４２—５１８２—４３０２—０２３２ｎ２２“ＳＧ置２“６２５２“１２６２ｎｌ２一跖４３３３ＣｌＣ抽取时钟的处理ＣＩＣ抽取滤器的时钟，与ＣＩＣ数据通道前面的混频器ＭＩＸＥＲ和ＮＣＯ的处理图４－３１ＣｌＣ抽取器时钟，都与数字中频数据输入的采样时钟乃叶｝（撮大输入数据速率为１６０ＭＨｚ）。当ＣＩＣ捕取滤波之后，数掘的输ｊｂ速率降为Ｆｓ／Ｒ，抽取器是位１‘累加器和莘分器电ｒ科拄＾学碗十学位论文之间。它是通过分频器和月＝有时钟使能的寄存器米实现，如蚓４－３４３４ＣＩＣ的实现和仿真验证ＣｌＣ的实现和资源利用４３４１根据上面的讨论，ＣＩＣ抽取滤波器的ＦＰＧＡ实现．主篮由５部分纽成．‘Ｅ＇．ｆｆＪ分别是：抽般倍数片的写入寄存咀路、桶型移化寄存器、５个一阶秘分器（祟加器ＡＣＣ）的级联、速率抽取器，和５个阶差分器的级联。实现的顶脏图，时序仿真和资源利用分别如下图４．３２、罔４－３３和图４－３４。输出有两个信号，ＣＩＣ滤波后的数据和数据输…指示信号。Ｈ～■。“…。ｒ一。』ｒ－ｉｉ－＋ｉｉＨｉｉ（Ｍ量一。。蚓４．３２ＣｌＣ抽墩滤波器斗勺ＦＰＧＡ宜现Ｉ“４．３３ＣｌＣ抽取滤波器的ＦＰＧＡ仿真时序ｌｄ４－３４ＣＩＣ扣ｊ墩滤波器的ＦＰＧＡ资满一利川第四章ＤＤＣ的设计实现与性能分析４．３。４．２单频正弦信号的仿真测试输入测试信号为：幅度为０．１，频率为１ＭＨｚ，采样频率为１２０ＭＨｚ的正弦序列。图４．３５为ＣＩＣ抽取滤波前的信号功率谱，由于采用的是１８位的截断量化，所以存在．１０８ｄＢ左右的杂散。图４．３６为经过ＣＩＣ滤波４陪抽取后的功率谱，杂散幅度相对滤波前有所抬升，这是由于ＣＩＣ抽取时带外信号混叠到３０ＭＨｚ的系统处理带宽造成的，但是这些杂散都处于所需带宽之外，不影响系统性能，而且可通过ＤＤＣ后续的滤波器进一步抑制。图４．３７是仿真波形图。ｌ＿－ｏｍ，。１。４图４．３５１ＭＨｚ单频正弦波信号通过ＣＩＣ之前的功率谱图４．３６１ＭＨｚ单频正弦波信号通过ＣＩＣ４陪抽取滤波后的频谱４９电子科技大学硕士学位论文“『。。Ｔ一一——Ｔ—一——————————１一＿＿一一。Ｉ一一一———————Ｔ＿—］．：孵Ｉ孵｛哪＃嘲聊哪！ｆ！卵册哪要删卿鄹伊娜唧唧哪卿日鄹ｃ四唧嘲３唧田野！研卿卿９呷丑口卯嗍．－－【．．．．．．．．．ＪＬ．．．．．．．．．．．．．．．．．．１．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．。．ｉ．．．．．．．．．．．—．．．．．．Ｊ．．．．．．．．．．．．．．．．．．．１．．．．．．—．．．—．．．．．．．Ｊ—．．．．．．．．．．．．．．—．．．Ｊ．．一－：妊《ｊ＝－ｎ姚［：｜ｌ＝ｃ吐删妇础磁正曲．血础｝岫越￡士｝＿础ｌ删ｉ衄ｍ幽蛐ｂ６Ｉｉ士髓盅‰础ｉ蝴尬姓：删训≥≮＼ｉ下＼～ｉ．．—一，丁、ｉ／—／ｉ／，１＼＼ｉ、Ｌ／图４—３７１ＭＨｚ单频正弦信号通过ＣＩＣ前后的波形图４．３．４．３随机噪声的仿真测试锄越私０一一２０４０６０８０１∞１２０Ｆｒａｍｅ：５４Ｆｒｅｑｕｅｎｃｙ（ＭＨｚ）图４．３８随机噪声ＣＩＣ滤波前的功率谱输入测试信号：均值为０，方差为０．１的随机序列噪声，采样频率为１２０ＭＨｚ。ＣＩＣ抽取滤波前后的频谱为图４．３８和图４．３９，可看出ＣＩＣ适合于采样数据速率的变换，而滤波的功能是有限的且会引入混叠，但在较小的带宽比例因子内的信号带宽不会受太大的影响。５０第四章ＤＩＸ；的设计实现与性能分析５１０２０ＦｒｅｑｕｅｎｃｙｆＭＨｚ）图４－３９随机噪声ＣｌＣ４倍抽取滤波后的功率谱ｈ雕垂车眭捧菲枣洋群雄弹引毒髑躺露噩图４－４０随机噪声通过ＣＩＣ滤波器前后的波形图４．４半带（ＨＢ）抽取滤波器的参数配置与设计实现由于本课题的目的之一是用ＦＰＧＡ来实现商用数字下变频ＡＳＩＣ芯片ＩＳＬ５２１６，并用基于ＦＰＧＡ的ＤＤＣ来替换项目中用到的ＩＳＬ５２１６，考虑到程序代码的兼容和可移植性，因此，本课题的ＨＢ采用与ＩＳＬ５２１６相同的参数配置方式。４．４．１ＨＢ抽取滤波器的参数配置ＨＢ的系数配置４．４．１．１ＨＢ滤波器的５级滤波器的系数分别如下表４．４，ＨＢＦｌ～船Ｆ５的抽头数分别５ｌ电子科技大学硕士学位论文为７、１１、１５，１９和２３，系数都是基于点（Ⅳ－１）／２偶对称【７】，且具有线性相位。表“半带滤波器的系数表系数ｈＯｈｌｈ２ｈ３ｈ４ｈ５ＨＢＦｌＨＢＦ２ＨＢＦ３．０．００１３０５５８０．０００００００００ＨＢＦ４０．０００３７８６０９０．０００００００００ＨＢＦ５．０．０００３４７１３７０．０００００００００．Ｏ．０３１３０３４０６０．００５９２９９４７０．００００００００００．２８１２８０５１８０．４９９９５４２２４０．２８１２８０５１８０．００００００００００．０００００００００．０．０４９０３６０２６０．０１２３７９６４６０．００００００００００．２９３０９０８２０．４９９９６９４８２０．０００００００００．０．０６０５５０６９０．００００００００００．２９９４５３７３５０．４９９９５４２２４．０．００３８１０８８３０．００２５１３１７０．００００００００００．０１９２４５１４８０．００００００００００．０００００００００．Ｏ．０１０１５８５３９０．０００００００００ｈ６ｈ７ｈ８ｈ９ｈｌＯ．０．０３ｌ３０３４０６０．２９３０９０８２ｌ穿ｔ自￥’晷｝》ｊ．０．０６９９０４３２７０．０３０５５１９１０．００００００００００．３０４０９２４０７０．５０００００００００．３０４０９２４０７０．００００００００００．０００００００００．０．０８１９８１６５９０．００００００００００．３０９４１７７２５０．５００００００００ｉ鼍ｉ｝｝舞；！？÷：ｊ一；ｉ０．０００００００００蕈：’鳝。，·：５曩．０．０４９０３６０２６０．２９９４５３７３５０．００００００００００．００５９２９９４７、：一’＊等Ｐ，１卮。１ｊ寸叫妒孵弩０．０００００００００．０．０６０５５０６９－！托ｈｌｌｈ１２ｈ１３ｈ１４ｈ１５ｈ１６办Ｊ７ｈ１８０．００００００００００．０１２３７９６４６毽，，．．。：舒：．．０．０６９９０４３２７０．３０９４１７７２５０．０００００００００Ｏ．０１９２４５１４８０．００００００００００．０００００００００．Ｏ．０８１９８１６５９０．００００００００００．０３０５５１９１０．０００００００００．０．０１０１５８５３９０．００００００００００．００２５１３１７翟：程１。一一ｒ。。ｏ０．０００００００００势：：ｊｉ：§：‘。；童一０．００１３０５５８呼’溉簿¨弘‘；‘；‘ｌｊ《是ｒ，。ｎｉ．０．００３８１０８８３一．专０．００００００００００．０００３７８６０９ｈ１９ｈ２０ｈ２１ｈ２２矗，？ｏｆ。７，．辱一｝．，·。阜棼．０：≯．一支二！：：ｊ：ｊ；，ｌ０．０００００００００蠡÷譬节ｊ“鞋ｊ？｛孓１盆罐，争毒毒曹托盏森妊‘；々拳！，秘密ｔ毒捌ｑ％。《二。一龟，｛既。卷。《缓童嘉嘉毒．０．０００３４７１３７百图４－４１为５个半带滤波器的的幅度响应，５个滤波器的通带都非常平坦，且在输入速率工的四分之一处通带衰减都为６ｄＢ，阻带衰减随着滤波器阶数的增加而加大。图４－４２为ＨＢ滤波器的混叠衰减特性，所谓混叠衰减就是由于抽取而造成的带外信号混叠到通带内的衰减值，该值越大越好，但是该值与通带带宽的选取５２第四章ＤＤｃ的设计实现与性能分析有关，它们是相互制约的矛盾关系。例如针对ＨＢＦ３，在０．１２瓢时，混叠衰减为４０ｄＢ；而在ｏ．０６２５ｙ，处，混叠衰减为８８ｄＢ，其中工为抽取前的数据速率。ｉ一—》挺Ｈ８‘５ＨＢＦ２℃心蚤ＨＢＦｔＩ、沁＼‘≠ｊｊ一锣汁雌Ｆ３１＼＼＼＼ｌｆ｜—ｎ、、７一＼。≥＼＼＼ｆ＼，、一¨＼ＹＯＯ．１２５０．２５０．３７－＇；ｌｆ’Ｉ＾＼硐Ｏ－５ｆｌ图４＿４１半带滤波器的幅度响应特性一！ｃ乏豸簪罗７！／二卅多乡１／……２眨夕多Ｔ夕。ｌ／。一’Ｖ：／／＾，、ｊ，￥｜ｌｖ／Ｖ０，，ｊ／｛＾／：／＼／ｉ’…’／｛＼ｆ、ＨＢＦ４｜，厂、∥Ｖｏ．＇２５／Ｉ户ｔ…．．。—警械女１｛，个ｑ一Ｋ１『Ｏ．００２５ｏ．＇Ｓ７‘０．２１Ｉｆ８图４４２半带滤波器的混叠衰减特性４．４．１．２ＨＢ的抽取倍数抽取率可配置为直通１或２’，其中ｆ表示ＨＢ级联的个数，抽取器的实现方式是在多相滤波器的前端添加一个一对多开关，可用一个解复用器来实现。５个ＨＢ滤波器可任意组合，但是抽头系数多的ＨＢ必须级联在系数少的Ｉ－ｔｉ３后面。４．４．１．３数据宽度和处理速率本课题中半带滤波器主要由第三章中提到的ＤＳＰ４８Ａ来实现，它具有１８位预加／减法器和１８ｘ１８的乘法器，考虑到系数的对称性和防止数据作预加后不产生溢出，因此数据输入的有效宽度选取为１７位，系数量化为１８位（１位符号位，１７位小数位）。考虑到尽可能提高ＤＤＣ的处理带宽，各个ＨＢ滤波器都采用Ｐａｒａｌｌｅｌ．ＦＩＲ的多相滤波结构，下一节会详细讨论。各级ＨＢ能够处理的最大数据速率为１６０ＭＨｚ，各级之间不存在速率的相互制约关系。５３电子科技大学硕士学位论文４．４．２ＨＢ抽取滤波器的设计与实现许多商用ＤＤＣ芯片中各级ＨＢ的实现是基于ＭＡＣＣ．ＦＩＲ的滤波结构。所谓ＭＡＣＣ．ＦＩＲ，即所有滤波抽头系数共用一个乘累加器ＭＡＣＣ，在相邻输入数据的时间间隔（１锯０内通过时分复用的方法把所有抽头系数与相应数据相乘并累加，并把累加的结果作为本次滤波的输出值。由于每个ＡＳＩＣ的最高处理时钟．岛都是有上限的，并且各级滤波器的抽头系数Ｍ不一样，各级ＨＢ的输入速率．届和抽头系数Ｍ之间需满足以下关系：厂ｇｒ，ｙｓ≥Ｍ，（ｆ＝１，２，３，４，５）ｊｓｉ（４—１３）由于它们之间的相互制约关系，各级ＨＢ的最高输入速率受到。这种方法的好处是节省ＡＳＩＣ资源，但降低了ＨＢ的数据吞吐率。而在本课题中，采用Ｐａｒａｌｌｅｌ．ＦＩＲ，所谓Ｐａｒａｌｌｅｌ．ＦＩＲ就是各抽头系数独自使用一个乘法器，一个时钟周期就可以得到一个滤波输出值，如图４－４３（ａ），具有很高的数据运算速率。但这种方法相对ＭＡＣＣ．ＦＩＲ，需要的ＡＳＩＣ资源是ＭＡＣＣ．ＦＩＲ的Ⅳ倍，显然是难以接受的。不过由于ＨＢ滤波器系数的特殊性，接近一半的系数为零又具有对称性，所选用ＦＰＧＡ又具有较多的ＤＳＰ４８Ａ，因此用Ｐａｒａｌｌｅｌ．ＦＩＲ来实现ＨＢ是很好的选择。这样每一级的ＨＢ都可以实时处理与系统时钟相当的数据速率，且每一级的ＨＢ之间没有相互制约的关系。’（ｎｏ抄‘ｆ．／２‘ｆ９２’（ｎ砸三］－ｙ（ｎ卜图４＿４３半带抽取滤波器的直接实现ＨＢＦｌ的抽头系数为７个，且ｈＯ＝－ｈ６，ｈｌ＝ｈ５＝０，ｈ２＝ｈ４，ｈ３为对称中心的系数。下面开始设计ＨＢＦｌ的具体实现方式，其他四个半带滤波器的设计过程与ＨＢＦｌ的基本一样。此处ＨＢ的实现是采用多相滤波结构。在讨论半带抽取滤波器的多相滤波结构之前，先对比直接实现ＦＩＲ加一个２倍抽取器的实现形式，从图４－４３（ａ）５４第四章ＤＤＣ的设计实现与性能分析中看出，需要７个ＤＳＰ４８Ａ。由于ＨＢＦｌ存在零值系数，结构可简化为图４－４３（ｂ），ＤＳＰ４８Ａ减少为５个。可见，直接实现方式不但节省资源有限，而且ＦＩＲ工作在速率抽取器之前，即工作在高速率的时钟域。（ａ）——嘣ｎＣ（ｂ）——．ｘｒｎ‘（ｃ）—ｘｒｎＣ图４舢半带抽取滤波器的多相结构根据第二章的多相滤波抽取结构，ＨＢＦｌ的滤波实现结构表示为图４－４４（ａ），这是基本的多相滤波抽取结构，抽取的实现放在多相滤波之前，这样多相滤波就可工作在较低的速率下，因而可进一步提高整个ＤＤＣ系统的速率性能。根据半带滤波器的系数特点，除了中间对称的偶数点不为零外，其他的偶数点系数都为零，实现结构简化为图４－４４（ｂ），而且系数还具有偶对称性，因此可进一步简化为图４－４４（ｃ）。前面这三种实现方式的多相滤波都工作在输入数据速率五的一半，即有一５５电子科技大学硕士学位论文半时间处于空闲状态，通过时间复用方式，可进一步简化为图４－４４（ｄ），即乘法器减少一半，代价是增加一小部分控制逻辑。对比中可看出，这种实现方法要比图４－４４（ａ）要节省５个乘法器和４个可寻址移位寄储器ＳＲＬｌ６，而又不牺牲Ｐａｒａｌｌｅｌ－ＦＩＲ并行处理数据的性能。根据图４－４４（ｄ）１拘实现方式，５个ＨＢ的ＦＰＧＡ实现用到的主要资源如表４．５。表４．５半带抽取滤波器的ＦＰＧＡ资源利用情况ＦＰＧＡ资源ＨＢＦｌ２３ＨＢＦ２３４ＨＢＦ３３５ＨＢＦ４４６ＨＢＦ５４７ＤＳＰ４８Ａ（个数）系数ＲＡＭ（１８ｂｉｔ．ＳＲＬｌ６个数）各个ＨＢ的速率抽取是在多相结构中实现的：而各个滤波器是否启用，是通过图４－４５来实现的，例如当配置ＨＢＦｌ为直通时，只要把图中的信号ＨＢＦｌ一ＥＮ配置为高电平，则直接选通上级ＨＢ滤波器的输出送到下级ＨＢ滤波器。依此类推，通过组合ＨＢＦｌＥＮ，ＨＢＦ２ＥＮ，ＨＢＦ３ＥＮ，ＨＢＦ４ＥＮ，ＨＢＦ５ＥＮ共５个配置信号，ＨＢ滤波器的配置一共有组合数为：５ｙａ：３２Ｊ，一’ｉ＝０（４—１４）当ｉ＝０时，表示５个ＨＢ都是被旁路。图４＿４５半带滤波器的配置实现方式ＨＢ滤波器的最终ＦＰＧＡ实现如图４＿４６，经过时序仿真，其结果满足系统要求，见图４－４７。而图４．４８是ＦＰＧＡ的资源利用情况，其中ＤＳＰ４８ＡＳＬＩＣＥ一共用了１６个，跟前面的算法设计相一致，见表４－５。．：：：二＝丑哩：…‘‘＝，Ｌ车＿：：兰ｆｊ。瑶≥＝＝＿二ｉ二！－＝一—＝＿：＝：：ｊ一■…ｆ一’———一…”。；，＝－＿ｉ：＝：＝＝Ｊ’。’车ｉ：：：：。一４ｉ韦：：：。’—。＝＝彳：！：第四章ＤＤｃ的设计实现与性能分析鼍！≮一车ｊｒ菩一｛』Ｆ警｛ｄ＋毫。～蔓：兰』苎妻七Ｊ图４－４６ＨＢ滤波器的ＦＰＧＡ实现，Ｅ三三茎茎：三茎三ｉ三三三至要霉耋军三三三喜三三喜三三圈美重短匝童重芏亘馥耍蚕雹叵届重耗砸文蚕矗豆霉亘重珏匣ＥＥ三重至三ｊ＝二兰三三三三三三重￡三三三＝＝三三三ｊ＝二玉ｉ三图“７ＨＢ滤波器的ＦＰＧＡ仿真时序图４１４８ＨＢ滤波器的ＦＰＧＡ资源利用情况４．４３Ｉ－Ｂ滤波器的仿真验证ＭＨｚ。输入测试信号：均值为０，方差为０ｌ的随机序列噪声，采样频率为１２０功率谱如图４．３８。限于篇幅，只列出了ＨＢＦｌ和ＨＢＦ５的性能曲线。图４．４９分别测试ＨＢＦｌ和ＨＢＦ５各自的滤波效果，结果分析：”从０Ｈｚ～１５ＭＨｚ，幅度略微上翘，这是抽取造成的混叠，因此为了带宽内的混叠尽量小，一般是提高采样率、取小的带宽比例因子，或是提高ＨＢａｇＦｆｔ数：２）１５～３０ＭＨｚ，ＨＢＦ５比ＨＢＦｌ滚降要好，因为ＨＢＦ５比ＨＢＦｌ过渡带耍陡；３）３０ＭＨｚ相对０Ｈｚ处没有达型６ｄＢ，是因为此处在２倍抽取时，混叠最大，混叠回来的功率与此处输入功率相当，因此３０ＭＨｚ相对０Ｈｚ处只有３ｄＢ的衰减。ＨＢＦｌ和ＨＢＦ５级联的滤波性能见图４．５０，滤波效果要比它们各自滤波效果要好。图４－５１为Ｍａｔｌａｂ仿真波形。电子科技大学硕士学位论文图４＿４９随机噪声单独经过ＨＢＦｌ（ＣＨｌ下）和ＨＢＦ５（ＣＨ２上）的功率谱——ＯｒｌＩ１ｌ‘Ｉ加┃锄第四章ＤＤＣ的设计实现与性能分析“．¨．¨¨。¨．引¨刚¨，¨．射ｕ叭¨。¨．引¨图４－５１ＨＢＦｌ与ＨＢＦ５级联的Ｍａｔｌａｂ仿真波形４．５Ｓｅｍｉ．ＰａｒａｌｌｅｌＦＩＲ滤波器的设计实现前面实现的ＣＩＣ和ＨＢ抽取滤波器组主要目的是完成采样速率的抽取功能，通过大的抽取，使数据流速率快速降下来。而本节所讨论的２５５阶ＦＩＲ，主要目的是对整个数字信道进行整形滤波，一般不作抽取功能，信号经过ＣＩＣ和ＨＢ滤波抽取后，输入到２５６阶ＦＩＲ抽取滤波器时采样速率相对来说已经很低，所以，在一定的处理时钟速率下，能够有更高阶的ＦＩＲ滤波，使得滤波器的通带波动、过渡带宽度和阻带最小衰减等指标能够设计得较好。４．５．１Ｓｅｍｉ．ＰａｒａｌｌｅｌＦＩＲ滤波结构基于ＦＰＧＡ专用乘法器的ＦＩＲ滤波器，主要有三种实现方式ＭＡＣＣ．ＦＩＲ、Ｐａｒａｌｌｅｌ．ＦＩＲ和Ｓｅｍｉ．ＰａｒａｌｌｅｌＦＩＲ。而选用哪一种滤波结构来实现ＦＩＲ，除了要考虑ＦＰＧＡ内部专用乘法器的个数和系统处理时钟外，还取决于两个重要参量【１７】：输入数据速率和ＦＩＲ滤波器的阶数，图４．５２为基于ＸｉｌｉｎｘＦＰＧＡ的ＦＩＲ滤波结构选取依据【１８】。Ｓｅｍｉ－ＰａｒａｌｌｅｌＦＩＲ是ＭＡＣＣ－ＦＩＲ和Ｐａｒａｌｌｅｌ．ＦＩＲ的折中。５９电子科技大学硕士学位论文图４．５２基于ＦＰＧＡ专用乘法器的ＦＩＲ结构选取依据输入数据速率Ｂ，滤波系数个数Ⅳ，系统处理时钟Ｆｐｒｏ和所需专用乘法器的个数Ｍ它们之间相互关系为：Ｍ＝（乓木Ｎ）／Ｅ。（４－１５）在此设计中，根据系统需求，ＦＩＲ最大数据输入速率为２０ＭＨｚ，ＦＩＲ的２５６个系数为实数且偶对称，系统处理时钟最大为１６０ＭＨｚ。因此，可算出所需ＤＳＰ４８Ａ个数为３２个ｊ结合系数的对称性，因此仅需要１６个ＤＳＰ４８Ａ。此外，另外还需要一个累加器来对１６个ＤＳＰ４８Ａ的运算结果进行累加，为了充分利用ＤＳＰ４８Ａ的级联功能，累加器也用ＤＳＰ４８Ａ来实现，因此ＦＩＲ的实现总共需要１７个ＤＳＰ４８Ａ。４．５．２Ｓｅｍｉ．ＰａｒａｌｌｅｌＦＩＲ的设计Ｓｅｍｉ．ＰａｒａｌｌｅｌＦＩＲ的实现框图为图４．５３所示。一共用了１６＋１个ＤＳＰ４８Ａｓｌｉｃｅ，１６个１８ｂｉｔｓＸ８用于存放ＦＩＲ系数的ＤｉｓｔｒｉｂｕｔｅｄＲＡＭ（这些ＲＡＭ是由ＬＵＴ构成的ＳＩ也１６），３２个１７ｂｉｔｓＸ８的数据移位寄存器，以及控制逻辑部分。在ＦＩＲ的最后添加了一个１￣３２倍的抽取器，以满足系统大的抽取需求，由于ＦＩＲ滤波器有２５５阶，过渡带可以做得很陡峭和阻带衰减可做得较大，因此，在进行抽取时，带外信号混叠到通带内可忽略。第四章ＤＤＣ的设计实现与性能分析图４－５３Ｓｅｍｉ—ＰａｒａｌｌｅｌＦＩＲ的ＦＰＧＡ实现框图４．５．２．１ＤＳＰ４８Ａ的配置ＤＳＰ４８ＡＳｌｉｃｅ非常适合于具有对称系数ＦＩＲ的实现，见图４．５４，系数从彳口输入，数据从Ｂ和Ｄ端口输入。另外，ＤＳＰ４８Ａ具备级联功能，可把上级数据运算的结果进行相加或累加，这样可减少硅资源，提高速率性能和降低功耗。图４－５４ＤＳＰ４８Ａ的算术运算框图下表４．６是图４．５３中各个ＤＳＰ４８ＡＳｌｉｃｅ控制码ＯＰＭＯＤＥ的配置情况，其中第１到第１６个ＤＳＰ４８Ａ的控制码是固定的，只有第１７个用作累加器的ＤＳＰ４８Ａ在不同的时钟周期，有不同的配置。６ｌ电子科技大学硕士学位论文表４．６ＦＩＲ滤波器中各个ＤＳＰ４８ＡＳｌｉｃｅ的配置ＤＳＰ４８ＡＳｌｉｃｅ处理时钟周期ＯＰＭＯＤＥ［７：０］’’０００１０００１’’’’０００１０１０１’’’’０００００１００’’“０００００１１０”“０００００１１０”算术表达式第１个第１＂－８个第１～８个第１个第２＂－－７个第８个０叫｝研两尸Ｃｎｒ＋囡＋∞Ｈ圆）】第２～１６个第１７个Ｐｃ㈣ＰＣＩＮ＋ＰＰＣＩ－Ｎ＋Ｐ，输出寄存４．５．２．２ＦＩＲ数据移位寄存器数据移位缓存器主要是由可寻址的ＳＲＬｌ６来实现，如图４．５５。数据的宽度为１７ｂｉｔｓ，之所以不是１８ｂｉｔｓ，原因是启用了ＤＳＰ４８Ａ的预加法器（预加法器的输出为１８ｂｉｔｓ），为了保证数据延迟线上的两个数据相加后不产生溢出，因此对输入的数据宽度做了。ＳＲＬｌ６的机理是当ＷＥ信号有效时，ＳＲＬｌ６在时钟的作用下，１６个数据位依次右移，每来一个时钟，数据就依次移动一位。而地址ＡＤＤＲ［３：０］可任意选取移位寄存器中的任何一位作为输出。同时可根据需要，可使能输出寄存器使数据同步输出，以提高系统性能。一共有３２个１７ｂｉｔｓＸ８的移位缓存器，且这３２个移位缓存器是级联起来的，在整个数据流延迟线上共有２５６数据点，为实时实现２５５阶ＦＩＲ提供数据来源。１／２ＳｌｉｃｅＭ’Ｉ一一一一一一一一ＳＲ—Ｌ一１６一Ｅ一一一一一一一一一…一１ＤＩＮｉＷＥＡＤＤＲ［３：０】图４－５５ＳＲＬｌ６实现可寻址移位寄存器４．５．２．３ＦＩＲ系数ＲＡＭＦＩＲ的系数被量化为１８ｂｉｔｓ，系数存储器是由ＬＵＴ搭建的ＳＲＬｌ６块，大小为１８ｂｉｔｓＸ８，一共由１６块这样的ＲＡＭ组成２５５阶ＦＩＲ的系数ＲＡＭ。具有偶对称的系数ＲＡＭ是可配置的，配置这些系数一共需要１２８个系统时钟。系数存储器之所以不使用大容量的ＢｌｏｃｋＲＡＭ，原因是图４．５３中各个ＤＳＰ４８Ａ是同时工作的，因此对应的需要１６个存储器同时寻址输出系数值。要是使用ＢｌｏｃｋＲＡＭ，就要１６块（１８ｂｉｔｓＸ１Ｋ），而每块仅仅使用了其中８个字（１８ｂｉｔｓ），显然是资源的浪费。第四章ＤＤｃ的设计实现ｚｊ性能分析ＦＩＲ的系数设为＾６＾，＾Ｈ＾ｈ２５５，根据需求它们具有偶对称性，因此町把２５６个系数缩减为１２８，把这１２８个系数分为１６组，各组的关系如Ｆ图４．５６。系数ＲＡＭ…ｓ＾Ｉ＝ＤｓＰｄ８＾，≈！≈Ｅ…＾”Ｈｉ≈ｊＤ…‘“ｑｉ圉里圈匪圈Ｅ嗣Ｅ蚓Ｅ封…口蚓摩田田田胃匿宦日既丑匮日匿田日丑目４—５６２５５阶偶对称ＦＩＲ的系数存储的组织关系∞｛ｔ∞｛＃∞§ｔ∞Ｅｔ∞｛＃为双口ＲＡＭ防问形式，其中４端ｕ与主拄机相连接用丁系数的配置，而Ｂ端口为只读端口用于读出系数供ＤＳＰ４９Ａ使用：４５２４控制逻辑电路翻４—５７ＦＩＲ为控钮逻辑ｆｎ路数据、系数存储器的读写访问，需要根据ＦＩＲ输入数据室（昂大２０ＭＨｚ）声生地址和读写控制信号，这是２５５阶ＦＩＲ的设计难电：由罔４—５３实现框图可知．６３电子科技大学硕士学位论文一共需要１６个如图４．５７的ＭＡＣＣ（乘加法）级联完成所有系数的处理，这１６个ＭＡＣＣ是通过级联的方式流水线工作的。整个ＦＩＲ的工作过程为每输入一个数据，则需要８个系统处理时钟（系统处理时钟至少是ＦＩＲ输入数据速率的８倍）处理后，才有一个滤波结果数据输出。４．５．２．５ＦＩＲ抽取器ＦＩＲ的抽取器与ＣＩＣ抽取器的设计实现类似，可详见图４．３１。ＦＩＲ的抽取器放置与ＣＩＣ和ＨＢ的有所不同，ＣＩＣ抽取器是放在累加器和差分器之间，而ＨＢ的抽取是通过选通开关的形式放在ＦＩＢ的前面，这样做可减少ＣＩＣ和ＨＢ的运算量。本课题的２５５阶ＦＩＲ滤波器要是也采用多相滤波结构的话，最高输入数据率为２０ＭＨｚ，且要实现１＂－－＇３２陪的抽取率，将要用到３２种多相滤波结构。这对用ＦＰＧＡ实现是不利的，首先速率的要求达不到，如ＦＩＲ输入２０ＭＨｚ的数据率，而抽取倍数为１时，则实时处理的系统时钟需要２０ＭＨｚ·（２５６／２）＝２５６０ＭＩ－ｌｚ，目前还没有这么高速率的ＦＰＧＡ商用；或者需要１２８个乘法器并行处理。另外，ＦＰＧＡ资源（包括乘法器，存储器，逻辑资源等）将是极大消耗，因为需要兼顾３２种多相结构。因此，２５５阶ＦＩＲ的抽取放在末尾进行是比较合理的选择。而且信号经过过渡带陡峭和阻带衰减大的２５５阶ＦＩＲ的滤波后再进行抽取，带外信号混叠到有用带宽的分量非常小。抽取器的具体ＦＰＧＡ实现如图４．５８。Ｒ刊ａ均，ｎａｌ图４－５８２５５阶ＦＩＲ滤波器的抽取器４．５．３Ｓｅｍｉ．ＰａｒａｌｌｅｌＦＩＲ的实现根据上一节ＦＩＲ各个功能模块的设计，最终的Ｓｅｍｉ．ＰａｒａｌｌｅｌＦＩＲ的ＦＰＧＡ实现如附录一。ＦＰＧＡ时序和资源使用情况如图４－５９和图４．６０。不管是时序还是ＦＰＧＡ６４第四章ｎＤｃ的设计实现与性能分析许漳伸用倍况都与辅期的～砬．耍Ｄ臣耍）ｊ亟Ｘ垂砸￡二二二二亟￡二二３图４－５９Ｓｅｍｉ－ＰａｒａｌｌｅｌＦＩＲ的ＦＰＧＡ时序４５４ＦＩＲ的验证幽４－６１随机噪声经过２５５阶ＦＩＲ滤波并４倍抽取之后的幅度谱输入测试信号：均值为０，方差为０１的随机噪声，数据采样率为２０ＭＨｚ。功率谱如图４—３８。该信号经过２５５阶ＦＩＲ滤波并４倍抽取之后，输出信号的幅度谱为圈４－６１．Ｍａｔｌａｂ的仿真波形为图４．６２。从结果可看出，所设计的ＦＩＲ滤波嚣完全符合系统设计需求。ＦＩＲ的滤波系数ＣＯＥＦ由如下Ｍａｔｌａｂ代码算出：＾ｔ＿』ｒ＝２５５；％ＯｒｄｅｒＦｃ土ｒ＝０１：％ＣｕｔｏｆｆＦｒｅｑｕｅｎｃｙ６５电子科技大学硕士学位论文ｆｌａｇ＿．ｆｉｒ＝＇ｓｃａｌｅ＇；％ＳａｍｐｌｉｎｇＦｌａｇＳｉｄｅｌｏｂｅＡｔｔｅｎ＝８０；％ＷｉｎｄｏｗＰａｒａｍｅｔｅｒｗｉｎ＿ｆｉｒ＝ｃｈｅｂｗｉｎ（Ｎ＿ｆｉｒ＋ｌ，ＳｉｄｅｌｏｂｅＡｔｔｅｎ）ｊＣＯＥＦ＝ｆｉｒ］Ｏｖｊ；ｒ，Ｆｃ＿ｆｉｒ，＇ｌｏｗ：ｗｉｎ＿ｆｉｒ，ｆｌａｇ＿ｆｉｒ）；ｈ眦旷种惭一时御圪鸭№州刑阡ｊ’｜ｌ｜’了－．…¨……ｆ．．－ｒ耳－．珥干：球：：‘ｉｉｉｉ’］…１．．．…『．．．｜．．．于．＿干：耳．－。ｌ工：…ｎ可１Ｉ｜｜…州叶＿１图４－６２ＦＩＲ滤波器的Ｍａｔｌａｂ仿真波形图４．６ＤＤＣ的整体实现和参数指标ＤＤＣ的整体实现４．６．１ＤＤＣ的整体实现主要由前面单独实现的１个ＮＣＯ、１个ＭＩＸＥＲ、２个５级ＣＩＣ、２个５级ＦＩＢ和２个２５５阶可变程Ｓｅｍｉ．ＰａｒａｌｌｅｌＦＩＲ组合来实现，其ＦＰＧＡ的顶层实现如附录二。经过调试测试，ＤＤＣ的ＦＰＧＡ实现时序如图４．６３（ＣＩＣ、ｌｉＢ和ＦＩＲ的抽取率分别为４、２和２），ＦＰＧＡ资源利用情况如图４．６４。实际综合出来的ＤＳＰ４８Ａ使用个数为８０个，与各模块单独实现时所利用的个数总和相一致，如表４．７。第四章ＤＤｃ的设计实现与性能分析“Ｒ口ｉＹ女础女“ｉＷｉｎ高缔ｉ厦厨∞ｉ蠕ｉ＊面婿ｉ冱翮硎丽“蔚ｉ月』６”ｐ≈Ⅲ２Ｘ潞＊’月５Ｘ《自６×’日１１ב“＾＂６９ｘ６％’Ｚ”１‘×…ｏＸ””ｘ·目６ｋ”日ｏｋｏ”Ｘ∞７坼Ｈ‘３ｋ“ｏ啦３“’Ｍ““Ｌ坠坠———————————————ＭＬ———————————————坚：！！一图４＿６３ＤＤＣ的ＦＰＧＡ时序图４－６４ＤＤＣ的ＦＰＧＡ资源利用情况表４—７ＤＤＣ中各个模块的ＦＰＧＡ资源利用情况模块ＤＳＰ４８ＡＮＣＯ２１ＭⅨＥＲ８ＣＩＣ２０ＸＨＢ２ＦＩＲ２１７ｘ２总数８０ｌ１６０ｘＢｌｏｃｋ—ＲＡＭ４．６２００ＤＤＣ的整体测试７ＭＨｚ：输入测试信号为１６０ＭＨｚ采样率的复数ＦＭ信号，载波厅为１０同帽分量输入为：０１＋ｃｏｓ（２＋ＰＩ＋Ｆｃ’ｕ＋ｓｉｎ（２＋ＰＩ＋１０００００＋“））：正交分量输入为：ｏ】＊ｓｉｎ（２＋ＰＩ＋，ｆ＋ｕ＋ｓｉｎ（２＋Ｐ１＋１０００００＋砷）；其中Ⅳ为时间变量。ＣＩＣ滤波器配置为４倍抽取率，｝Ⅲ配置为ＨＢＦ５（其它４个ＦＩＢ旁路），２５５阶ＦＩＲ的滤波特性如４５节的图４—６１且抽取率为２。ＦＰＧＡ时序如图４．６３，而在各个点分别测试到的幅度特性如图４—６５。从中可以看出，输入信号中存在直流分量，这是因为输入信号是采用定点补码截断量化所产生固有的量化误差直流电平，ＤＤＣ的整体功能基本上实现。电子科技大学硕士学位论文卜ｊ－０卜ｊ：ｌ．＇∞妒矾嘶呲啡一Ⅳｈ刑惭一Ｊ；。州”ｗ忡椰∥Ｗ～ｋ舢坩¨—讪恤曲瑚锄柏∞舯Ｆ，ｑ＿’呵眦ｌ（ｂ）狮脚瑚伽ｌ借Ｆａｍｅ：柏９Ｆｒｑｌ·●ｒ‘斜（＾●乜Ｉ（ｃ）－５．４·３－２０１２３Ｆｒａｍｅ：１２３ＦＩ＇犁嗍（ＭＨｚ）（ｅ）（ｅ）经过２５５阶ＦＩＲ后ＤＤＣ的输出图４－６５ＤＤＣ的整体测试（复数频谱）（ａ）ＤＤＣ的输入信号；（ｂ）ＭＩＸＥＲ的混频输出；（Ｃ）ＣｌＣ的滤波输出；（ｄ）衄Ｆ５的滤波输出第四章ＤＤＣ的设计实现与性能分析４．６．３ＤＤＣ的参数汇总通过对各个模块的功能仿真和测试，以及ＤＤＣ系统整合后的调试验证，ＤＤＣ的ＦＰＧＡ时序已经满足，且从初步的测试结果看，ＤＤＣ所能达到的主要技术指标如下表４．８。ＤＤＣ内部实现结构的主要配置参数如表４－９。表４－８实现ＤＤＣ的性能参数ｊ．ＤＤＣ参数最大数据输入速率数据输入格式最大系统处理时钟１６０ＭＳＰＳ。。、．性能参数复数，１６－ｂｉｔｆｉｘｅｄ１６０删Ｚ０．０００００００８４度＞１１５ｄＢ相位分辨率无杂散动态范围信道滤波器５级ＣＩＣ５级ＨＢ２５５阶可编程ＦＩＲ滤波系数量化位数抽取因子范围１８一ｂｉｔ１～３２７６８（整个抽取通道）ｌ～３２（ＣＩＣ抽取范围）２。（ｉ＝０，１…５，耶抽取范围）ｌ～３２（２５５阶ＦＩＲ的抽取范围）最大信号处理带宽（混叠衰减＞１００ｄＢ）８Ｍ｝ｔｚ（处理时钟为１６０ＭＨｚ，数据采样率２０ＭＳＰＳ，ＣＩＣ和ＨＢ旁路）１０ＭＨｚ（处理时钟为１６０ＭＨｚ，数据采样率大于等于４０ＭＳＰＳ，ＣＩＣ旁路，采用ＨＢＦ５）７．２ＭＨｚ（处理时钟为１６０ＭＨｚ，数据采样率大于等于４０ＭＳＰＳ，ＣＩＣ抽取率大于等于２）数据输出类型／格式同相分量Ｉ，正交分量Ｑ；并行２４－ｂｉｔ电子科技大学硕士学位论文表４．９ＤＤＣ的主要配置参数模块：：．．ＤＤＣＤａｔａＩｎＮＣＯⅣ匝跹Ｒ１６４８１８１６０２１ＣＩＣＨＢＦＩＲＤＤＣ，ＤａｔａＯｕｔ输入位宽处理位宽输出位宽１６｜｜１６０３２３２２１１６０Ｘ１８４３１７１６０１７４８１７ｘ１８１７４８２４２０Ｘ１８｜｜２４２０最大输入数据速率（ＭＳＰＳ）最大处理时钟速率（ＭＨｚ）１６０｜１６０１６０１６０１６０１６０｜抽取范围｜｜｜｜ｌ１～３２２‘（ｆ＿０，１．．５）１～３２｜滤波系数可重配置｜｜系数固定２５５阶可编程｝４．７本章小节这一章详细介绍了ＤＤＣ中各个模块ＮＣＯ、复数ＭＩＸＥＲ、５级ＣＩＣ、５级ＨＢ和２５５阶可变程Ｓｅｍｉ．ＰａｒａｌｌｅｌＦＩＲ滤波器的Ｍａｔｌａｂ／Ｓｉｍｕｌｉｎｋ的算法建模仿真，以及基于ＸｉｌｉｎｘＳｐａｒｔａｎ３Ａ．ＤＳＰＦＰＧＡ的设计与实现，同时还对各模块的不同实现方法和性能作了较详细的分析。最后还给出了ＤＤＣ的ＦＰＧＡ整体实现，并给出了ＦＰＧＡ的资源利用情况，且测试了ＦＭ输入信号各个模块的工作情况，实验结果表明ＤＤＣ不管是在算法仿真还是ＦＰＧＡ的实现时序都满足预期的目标。７０第五章ＤＤＣ在手持频谱仪中的应用第五章ＤＤＣ在手持频谱仪中的应用５，１手持频谱仪的工作原理对一个信号的观察和测量，主要从时域和频域进行展开，如图５．１。频谱分析仪是使用不同方法在频域内对信号的电压、功率、频率等参数进行测量并显示的仪器。实质上频谱分析仪是也一种接收机。频谱仪有多种分类方法，按照分析处理方法的不同，可分为模拟式频谱仪、数字式频谱仪和模拟／数字混合式频谱仪。模拟式频谱仪以扫描式为基础构成。扫描式频谱仪根据组成方法的差异又分为调谐滤波器型、超外差型两种，分别采用滤波器或混频器实现被分析信号中各频率分量的逐一分离。数字式频谱仪以数字滤波器或快速傅里叶变换为基础构成。现代频谱仪将外差式扫描频谱分析技术与ＦＦＴ数字信号处理结合起来，前端采用传统的外差式结构，中频处理部分采用数字结构，这样既可以继承外差式结构大的频率范围的优点，又可以充分发挥ＦＦＴ可以做到很小频率分辨率的优点。Ｆｒｅｑｕｅｎｃｙｖ＠ｒ＇ｓｕｓＴｉｍｅＤｏｍａｉｎ图５．１信号在时域和频域的表示５．１．１经典外差式频谱仪早期的频谱分析仪㈣实质上是一台扫频接收机，其超外差式频谱分析仪原理框图如图５－２。输入信号与本地振荡信号在混频器变频后，经过一组并联的不同频率特性的带通滤波器，和检波器，使输入信号显示在一组带通滤波器限定的频率轴７ｌ电子科技大学硕士学位论文上。显然，由于带通滤波器由无源元件构成，频谱分析仪整体上显得很笨重，而且频率分辨率不高。ＩｎｐｕｔＳｉｇｎａｌｄｅｏｌｔｅｒ图５．２经典外差结构的频谱分析仪框图１）超外差式频谱分析仪能够对频率很高的信号进行测量，主要原因是对高频信号进行了多级变频，然后用窄分辨率带宽在较低频率进行准确测量。利用外差式频谱分析仪我们可以实现对高达几十吉赫兹的信号进行准确测量。由于是基于本振Ｇ№３鸵１４洲ｚ３２¨Ｍ№ｈ＿ｂ¨图孓３频谱分析仪的三级混频结构扫描，对信号进行分析时扫描时间会相对较长，且这种谱仪不能够分析输入信号的相位信息。频谱分析仪的射频／微波前端的功能简述如下：２）输入衰减器，防止混频器的信号电平过高，以致产生增益压缩甚至烧毁器件。３）本地振荡器和扫描发生器，为混频器提供大频率范围的本振频率信号。４）滤波／混频器，混频器之前会放置预选器或低通滤波器来抑制镜频，混频器通常第五章ＤＤＣ在手持频谱仪中的应用用３￣４级来实现变频如图５．３，将要分析的频带信号“搬移＂到固定的中频上。５）中频滤波器，用于减少噪声带宽，同时实现对各频率分量的分辨。模拟式频谱分析仪的分辨率带宽ＲＢＷ就是由中频滤波器的组合响应决定的，而中频数字化的频谱分析仪的ＲＢＷ一般是由数字下变频器来实现。６）包络检波器，对末端中频信号检波得出幅度电平值。５．１．２频谱分析仪的工作过程下图５＿４是频谱仪工作过程的简单分解。图中频谱分析范围是０Ｈｚ到３ＧＨｚ，采用高中频３．６ＧＨｚ方案，这样可有利于提高镜像抑制。本地振荡器ＬＯ随着扫描发生器ＳｗｅｅｐＧｅｎｅｒａｔｏｒ的控制信号，改变本地频率送到混频器与输入的信号进行混频，得到中频３．６ＧＨｚ信号，该中频信号经过中频滤波器（可调节的频率分辩带宽ＲＢＷ）和检波，得到相应频率点的幅度电平值，最后送到显示器进行显示。图５—４频谱分析仪的工作过程５．１．３频谱分析仪的中频数字化传统外差式谱仪测量速度受限于分辨率带宽，在较低频段区分紧邻的谱线需要很窄的ＲＢＷ，因此导致扫描时间可能会长到无法忍受。而ＦＦＴ分析仪的速度仅取决于量化和ＦＦＴ计算所需的时间，在相等的频率分辨率下，ＦＦＴ分析较外差扫描式要快得多。现代谱仪将外差扫描频谱分析技术与ＦＦＴ数字信号处理技术相结合，兼有两种技术的优点：射频／微波前端仍然采用传统的外差式结构，而在中频处理部分采用数字结构，中频信号由ＡＤＣ量化，ＦＦＴ则由通用信号处理器或ＦＰＧＡ实现。这种方案充分利用了外差式频谱仪的频率范围和ＦＦＴ优秀的频率分辨率，使得在很高的频率上进行极窄带宽的频谱分析成为可能，整机性能大大提高。７３电子科技大学硕士学位论文数字化中频（Ｄ正）频谱分析仪在宽带高中频进行数字化处理，具有分析带宽大、ＲＢＷ小、测量时间短，可对复杂信号实施时．频变换的功能，因而得到越来越广泛的应用。但由于现有的数字信号处理器（ＤＳＰ）处理速度有限，往往难以对高速率Ａ／Ｄ采样得到的数字信号直接进行实时处理。为了解决这一矛盾，需要采用数字下变频（ＤＤＣ）技术，将采样得到的高速率信号变成低速率基带信号，以便进一步的分析处理。用ＦＰＧＡ来设计数字下变频器有许多好处：ＦＰＧＡ在硬件上具有很强的稳定性和极高的运算速度，在软件上具有可编程的特点，可以根据不同的系统要求，采用不同的结构来完成相应的功能，便于进行系统功能扩展和性能升级。ｎＩ／＇Ａ－ｔ№ｒ９—Ｌ９Ｌ＿ＪＬ－ＪＩ图孓５现代频谱分析仪的数字中频结构框图既然傅立叶变换可把输入信号分解成分立的频率分量，同样可起着滤波器类似的作用，所以可借助傅立叶变换代替滤波器。现代频谱分析仪与模拟分析仪的最大不同是，对图５．２中的中频滤波器，对数放大器，检波器和视频滤波器进行了中频数字化处理，如图５．５所示，为现代频谱分析仪的中频数字化组成框图。被测信号经输入衰减器之后进入混频电路，在扫描本振信号的作用下，被测信号的各种频率成分被依次混频，然后以固定的中频频率通过中频滤波器，被选择出来进行后续处理。在数字中频处理电路中，被测信号的各个频率分量被量化，正交数字下变频，时频域变换，最后送入显示器。从图中可以看出数字下变频是关键的信号通道，运算量巨大，它的输出有数字基带信号的同相分量，正交分量，幅度信息和相位信息，减轻了后端的信号处理量。射频／微波信号经过模拟下变频之后，经高速Ａ／Ｄ采集，通过与ＮＣＯ产生的本振扫频信号混频，下变频后信号不断移入低通数字滤波器，然后提取滤波后的信号幅度，根据当前频率和提取到的幅度值，即可以绘制信号频谱图，同时还可以提取相位信息，对无线通信中的协议进行解调分析。频谱分析仪的中频数字化部分各功能电路的功能简述如下：７４第五章ＤＤＣ在手持频谱仪中的应用１）预选器，根据所分析信号的特性，可选择输入到谱仪的低频直通通道信号，宽带或窄带中频信号；２）抗混叠滤波器，减少ＡＤＣ转换时的混叠；３）增益自动控制，根据中频信号幅度的大小，调整中频增益，使输入到ＡＤＣ前端的信号处于理想的采样范围；４）高速高分辨率ＡＤＣ采样，这是整个中频数字化的关键部件；５）数字下变频（ＤＤＣ）电路，完成数字混频，实现正交分解，将中频信号向下“搬移’’到基带；另外一个功能是抽取，降低数据采样速率；低通滤波，防止抽取后事实上的采样频率降低可能引起的频谱混叠。随着技术的发展，ＤＤＣ不仅具有前面三个功能，还具有坐标转换模块（ＣＯＲＤＩＣ）和重采样等功能；６）Ｆ兀运算，数字检波，对数放大，视频滤波和解调分析等基带信号处理。５．２ＤＤＣ在频谱扫描过程中的辅助调谐频谱分析仪之所以能够提供从直流信号到高达几十ＧＨｚ信号的频谱分析或信号分析，主要是因为有覆盖所要分析频率范围的模拟本地振荡器（有可能存在几个不同频段的本地振荡器组成来共同覆盖整个波段）。但往往这么大频率跨度的本振，其步进频率大小一般是几百赫兹到几十兆赫兹。这里面隐含的两个特性是：频率步进不能做到足够小；另外一个是当本振在频率扫描过程中，本地振荡器的锁相环有一个捕获锁定时间，这对提高谱仪的扫描效率是有制约的。ＩｎｐｕｔＳｉｇｍｄ～ｅ⑧图５－６ＤＤＣ在频谱扫描过程中的辅助调谐而数字下变频ＤＤＣ中的ＮＣＯ最大特点有三方面：频率分辨率小，在１２０ＭＨｚ７５电子科技大学硕士学位论文工作时钟时，频率步进的分辨率是０．０２８Ｈｚ；频率锁定稳定时间短，其时间主要取决于ＮＣＯ中相位累加器到波形查找表输出寄存器的时钟延迟单元，在本设计中延迟单元数是ｌＯ个，１０＂（１／１２０ＭＨｚ）＝８３．３３纳秒；另外一个特点是无杂散动态范围ＳＦＤＲ可以做得很高，在本设计中为１１５ｄＢ。为了提高手持频谱分析仪的谱扫描分析的速度，主要有两种途径，一个是减少模拟本振频率步进的次数，因为模拟本振锁相环锁定稳定的时间是一个重要的参量；另外一个采用不同的时频域转换的算法，传统方法是扫描检波的方式，这种方法在频率分辩带宽ＲＢＷ较窄时，谱扫描将会很慢（因为这时本振的频率步进很小，因此步进的次数多），而中频数字化之后可采用高效率的ＦＦＴ进行时频域转换。针对以上目标，采用宽带数字中频，并且模拟本振和数字下变频器ＤＤＣ中ＮＣＯ联合调谐，就可以充分利用模拟本振大频率覆盖和大频率步进的优点，亦可发挥ＮＣＯ的小频率步进和锁定稳定时间小的特点。如上图５－６为模拟本振和ＤＤＣ中的ＮＣＯ共同组成谱仪中的频率调谐。它们的工作过程可简单描述为：模拟本地振荡器以末级模拟中频的带宽（可适当选取大的中频带宽）作为步进频率的大小，而ＮＣＯ在模拟本振每调协一次之后，结合ＲＢＷ的大小依次设置不同的ＮＣＯ输出载波频率，即可完成把输入到谱仪的不同的频段的信号下变频到基带。大的频率步进由模拟本振完成，小的频率步进则主要由ＮＣＯ来完成；这样可减少模拟本地振荡器频率步进的次数，从而缩短锁相环锁定稳定的等待时间达到提高扫描效率的目的；同时可提高下变频频率的准确度和精度，因为ＮＣＯ的频率分辨率能达到０．０２８Ｈｚ（１２０ＭＨｚ工作时钟）。５．３ＤＤＣ中的可配置数字滤波器实现ＲＢＷ前面介绍经典外差式频谱分析仪的频率分辩带宽，是由不同的模拟滤波器组来实现的，模拟滤波器越多，所占用的体积空间和功耗都将是成比例的增加，这对小型化电池续航能力要久的手持频谱分析仪来说，是难以接受的。既然是模拟滤波器，带宽就不可能做得很窄，但是在具体应用中，往往需要很窄的频率分辩带宽ＲＢＷ来发现区分两个相邻的频率分量。对于上面的两个问题，可利用ＤＤＣ中的２５５阶ＦＩＲ可配置数字滤波器来解决。在频谱分析仪中，频率分辨带宽（ＲＢＷ，ＲｅｓｏｌｕｔｉｏｎＢａｎｄｗｉｄｔｈ）是一个非常重要的概念，滤波器之特性为高斯滤波器（Ｇａｕｓｓｉａｎ．ＳｈａｐｅｄＦｉｌｔｅｒ）。如图５．７，它是由中频滤波器的３‘ｌＢ带宽所决定的，谱仪中滤波器的选择性（Ｓｅｌｅｃｔｉｖｉｔｙ）一般定义为７６第五章ＤＤＣ在手持频谱仪中的应用６０ｄＢ带宽和３ｄＢ带宽的比值，比值越接近ｌ说明滤波器的选择性越好。ｓｄ砌咖‘１而∞ｄＢＢＷ图孓７谱仪的ＲＢＷ选择性ＲＢＷ可表示为两个不同频率的信号能够被分辨出来的最小频宽，两个不同频率信号的频宽如低于ＲＢＷ，此时这两个信号将重叠难以分辨。信号分辨率由中频（巧）滤波器带宽决定。频谱分析仪在对某个信号调谐时，便描绘出它的中频滤波器的响应曲线形状。因此，若两个幅度相近的信号频率十分靠近，则两个信号滤波响应曲线的顶部可能相互重叠，表现为单一响应。若两个信号的幅度不等，但仍靠在一起，则较小的信号可能隐藏在较大的信号之下，因而出现测量误差。所以，对于两个相邻的信号，频谱仪的分辨力取决于分辨率带宽ＲＢＷ。图５－８给出了不同中频ＲＢＷ时，对输入信号分辨能力的不同。通常ＲＢＷ被设置为小于等于被测频谱带宽，但为了提高测量精确性、灵敏度和效率，ＲＢＷ也３ｄＢ唧町◇囚囚田图５＿８谱仪ＲＢＶＶ的选择性分解聊◇／＼八人可以不同于频谱带宽。ＲＢＷ太大，噪声将淹没杂散信号；ＲＢＷ太小则导致扫描时间太长。屏幕显示出来的平均噪声电平（ＤＡＮＬ）变化量和ＲＢＷ之间的关系为：△眦２１０ｘｌｏｇ（ＢＷ２／Ｂ彤）（孓１）其中，Ｂ觋为初始分辨带宽，召赐为改变后的分辨带宽。从中看出，分辨率带宽每增加１０倍，谱仪的显示噪声电平便提高１０倍。如果要区分两个相邻的信号，理电子科技大学硕士学位论文论上ＲＢＷ必须小于或等于待分辨的两个信号的频率间隔。随着数字信号处理技术的发展，早期用于实现ＲＢＷ的模拟中频滤波器组，也渐渐由数字滤波器来代替，在数字下变频器内部一般都有高达２５５阶的ＦＩＲ数字滤波器用于信道选择。数字滤波器相对于模拟滤波器的最大特点是选择性可以做得较窄，如典型的模拟滤波器一般为１５：１，而数字滤波器可做到５：ｌ甚至更低而且可以编程，如图５－９。ｌ、Ｔ巾ｉｃ扫ｌＳｅｌｅｃｔ！、１ｒＶ，彝Ａｎａｌｏｇ１５：ｌ５ｌｌｆＩＤｉｇ。ｔａｌ、１Ｉ、．＼Ｊ，ＩＧＩＴＡＬ｜ＡＮＡＩＦｉｔ强ｆ／／／—ｖ—一／／／一ｏＨＬｌ．Ｅ，■■■～、、图５．９模拟高斯滤波器和数字高斯滤波器的比较本设计ＤＤＣ中有高达２５５阶的ＦＩＲ滤波器，可用于实现频谱分析仪的ＲＢＷ高斯滤波器。利用高斯窗函数法，设计的一个数据采样率为２０ＭＨｚ，ＲＢＷ为３００ＫＨｚ的滤波器，其高斯窗函数公式【２０】为：ｗ（ｎ一｛卜彘］‘，其中－ｉＮ娜譬砧２５．１０，其中ＦＩＲ的抽取率为５。圆铘船棚书珊瑚（５－２）在这个例子中Ｎ－－２５５，ａ为３。随机噪声经过本设计中的ＤＤＣ后，滤波效果如图啪恤ｍ图５－１０ＤＤＣ中的ＦＩＲ用于实现ＲＢＷ３００ＫＨｚ７８第六章结论与展望第六章结论与展望６．１结论本文讨论的基于ＦＰＧＡ实现的数字下变频器，是从手持频谱分析仪项目需求出发，并从谱仪中的数字下变频结构上考虑了各模块彼此间的性能制约，从而选择合理算法和ＦＰＧＡ内部丰富的ＤＳＰ４８Ａ资源，有效提高了关键模块的处理速度和优化了系统配置，增加了整个下变频系统的系统处理时钟和信号处理带宽，使系统性能在已有硬件资源的条件下尽可能的最大化。目前已经实现了ＤＤＣ中关键的模块，包括数控振荡器ＮＣＯ，复数混频器，５级ＣＩＣ滤波器，５级半带滤波器和２５５阶可编程ＦＩＲ滤波器；并整合了所有的模块进行系统的调试和测试。所设计的ＤＤＣ最高输入采样率可达１６０ＭＳＰＳ，在１６０ＭＨｚ系统处理时钟下，最大信号处理带宽能达到１０ＭＨｚ（１００ｄＢ噪声抑制）。２５５阶的ＦＩＲ，能够满足大部分频谱分析仪对数字下变频器的处理速度、处理带宽以及滤波器性能的要求。ＤＤＣ中ＮＣＯ的高频率分辨率可为谱仪扫描时提供精确的频率步进，且ＮＣＯ的快速响应还可提高扫描效率。高的信号处理带宽和高阶数的ＦＩＲ滤波器为谱仪提供了高带宽的ＲＢＷ和信号解调分析带宽。本设计最大的特点是处理速度高和处理带宽宽，另外一个特点是５级半带滤波器每一级的处理速度都可以达到１６０ＭＨｚ，这为提高系统处理带宽提供了保障。目前已完成Ｍａｔｌａｂ／ｓｉｍｕｌｉｎｋ的算法建模仿真和ＦＰＧＡ的设计和实现工作。从初步的算法仿真和ＦＰＧＡ时序仿真测试结果可以看出ＦＰＧＡ设计已经实现了数字下变频的基本功能。６。２下一步工作任务目前，本设计仅实现了５个主要模块，而当前主流商用ＤＤＣ内所具有的坐标变换模块、重采样模块和增益自动控制模块还没有设计实现；同时，所作的测试工作还是处于模块和系统的功能验证上，并没有给出精确的系统性能分析，下一步需要做的工作有：１）将该ＤＤＣ设计下载到硬件电路板上，进行更完备的调试和测试；电子科技大学硕士学位论文２）根据项目系统需求，设计实现坐标变换模块、重采样模块和自动增益控制模块，将更多需要大运算量的处理整合到ＦＰＧＡ内部来实现，进一步提高系统的集成度和降低后端ＤＳＰ处理器或ＭＣＵ控制器的工作量；３）由于所选ＦＰＧＡ内部的ＤＳＰ４８Ａ块的乘法器是１８ｘ１８，设计中的ＦＩＲ系数量化位数，和各模块之间数据接口的数据宽度只有１８位（各自模块内部的处理位宽大于４０位），这在一定程度上降低了系统的精度，因此，在器件选型上需要进一步关注精度更高的ＦＰＧＡ；４）利用实测数据进行ＦＦＴ变换，进行频域分析，确认无杂散动态范围和最大处理信号带宽等参数；５）将ＤＤＣ设计置于具体频谱分析仪中工作，对实际工作状况进行评估，并根据要求进行改进。６．３未来展望随着软件无线电理论的不断丰富，数字下变频理论也得到了不断的完善。传统的数字下变频结构已经不能有效的实现这些新理论，其中一些基本算法已经不适用，需要对高效算法进行新的研究。同时，当前谱仪的实现结构也在不停的演变完善，数字下变频的位置也不断的向射频端靠近，这就要求ＤＤＣ需具备更强大的性能来保证有足够的系统处理速度、信号处理带宽和数据／系数量化精度。由于ＦＰＧＡ的可重复配置，用ＦＰＧＡ实现下变频可以为系统提供更加灵活的应用方式和更广泛的应用环境，这也成为未来的一个研究方向。ＦＰＧＡ越来越丰富的硬件资源和不断提高的处理性能为高性能数字下变频设计提供了一个广阔的发挥空间，甚至只用一片ＦＰＧＡ就可以实现功能完善性能优良的软件无线电数字接收机，做到真正的可编程片上系统。致谢致谢首先怀着诚挚的敬意深深感谢我的导师李玉柏教授。在课题设计和论文撰写过程中，给予了大力帮助和悉心指导，给出了分析问题和解决问题的方法性策略，严谨的治学态度和实事求是的工作作风已经成为我在学习和工作中的表率，再一次向表示我真诚的感谢。感谢指导老师董万明高级工程师，董老师在课题研究过程中一直给予大力的指导和帮助，本文的最终完成是与董老师长期以来的悉心关怀分不开的。董老师丰富的工作经验和一丝不苟的敬业精神给作者留下了极其深刻的印象。在本文完成过程中，还得到了同事许文军、陈澍、胡正祥、张斌和夏铁骑无私帮助和支持，在设计思想和技术细节上他们给了我许多有益的探讨和启发，并帮助我克服了许多实际工作中遇到的困难，在此作者深表感谢。谨以此文献给我的父母。父母的期许和持续不断的鼓励，是我坚持努力学习的最大动力，同时带给了我克服困难的勇气和信念。还感谢他们对我生活、学习和工作无微不至的照顾和支持。最后还感谢朋友陈万桥的支持和理解，让我有足够的时间和充沛的精力投入到学习和课题研究中。８ｌ电子科技大学硕士学位论文参考文献［１］杨小牛，楼才义，徐建良．软件无线电原理与应用．北京：电子工业出版社，２００１，８—５５［２］ＷａｌｔｅｒＴｕｔｔｌｅｂｅｅ．软件无线电技术与实现，杨小牛等译．北京：电子工业出版社，２００５，２０－８６［３］Ｍｉｔｏｌａ，Ｊ．Ｔｈｅ３３（５）：２６－３８ｓｏｆｔｗａｒｅｒａｄｉｏａｒｃｈｉｔｅｃｔｕｒｅ．ＩＥＥＥＣｏｍｍｕｎｉｃａｔｉｏｎｓＭａｇａｚｉｎｅ，１９９５，［４］孟玉洁，贾怀义，陶成．ＤＤＳ中几种关键的ＲＯＭ压缩方法．天津通信技术，２００４，１：３７－３９［５］ＲａｙＡｎｄｒａｋａ．ＡＳｕｒｖｅｙｏｆＣＯＲＤＩＣＡｌｇｏｒｉｔｈｍｓｆｏｒＦＰＧＡｂａｓｅｄｃｏｍｐｕｔｅｒｓ．ＡｎｄｒａｋａＣｏｎｓｕｌｔｉｎｇＧｒｏｕｐ，Ｉｎｅ．１９９５，５－８［６］程佩青．数字信号处理教程（第二版）．北京：清华大学出版社，２０００，１００－１４５［７］ＩｎｔｅｒｓｉｌＣｏｒｐｏｒａｔｉｏｎ．ＩＳＬ５２１６ｄａｔａｓｈｅｅｔ．ｗｗｗ．ｉｎｔｅｒｓｉｌ．ｅｏｍ，２００２，５１－６８［８］ＸｉｌｉｎｘＩｎｃ．Ｓｐａｒｔａｎ－３Ａ［９］ＸｉｌｉｎｘＩｎｃ．Ｓｐａｒｔａｎ－３［１０］ＸｉｌｉｎｘＤＳＰＦＰＧＡＦａｍｉｌｙｄａｔａ．ｓｈｅｅｔ．ｗｗｗ．ｘｉｌｉｎｘ．ｃｏｒｎ，２００８，３５－５２ｕｓｇｒＧｅｎｅｒａｔｉｏｎＦＰＧＡｇｕｉｄｅ．ｗｗｗ．ｘｉｌｉｎｘ．ｃｏｍ，２００８，２２－３２Ｉｎｅ．ＸｔｒｅｍｅＤＳＰＤＳＰ４８ＡｆｏｒＳｐａｒｔａｎ－３ＡＤＳＰＦＰＧＡｓｕｓｅｒｇｕｉｄｅ．ｗｗｗ．ｘｉｌｉｎｘ．ｔｏｍ，２００８，３０－４５［１１］张厥盛，郑继禹，万心平．锁相技术．西安：西安电子科技大学出版社，２００３，３５—７８［１２］ＸｉｌｉｎｘＩｎｃ．ＸｉｌｉｎｘＬｏｇｉｃＣｏｒｅＤＤＳＣｏｍｐｉｌｅｒｖ２．０ｐｒｏｄｕｃｔｓｐｅｃｉｆｉｃａｔｉｏｎ．ｗｗｗ．ｘｉｌｉｎｘ．ｃｏｒｎ，２００７，４－９［１３］Ａｎａｌｏｇ５．１０ＤｅｖｉｃｅｓＩｎｃ．ＡＴｅｃｈｎｉｃａｌＴｕｔｏｒｉａｌｏｎＤｉｇｉｔａｌｓｉｇｕａＪＳｙｎｔｈｅｓｉｓ．ｗｗｗ．ａｎａｉｏｇ．ｃｏｒｎ，１９９９，［１４］Ｌｅｏｎｗ．Ｃｏｕｃｈ．ＩＩ．数字与模拟通信系统（第六版），罗新民等译．北京：电子工业出版社，２００５，１５－６３［１５］Ｘｉｌｉｎｘ１５－１９Ｉｎｃ．ＸｉｌｉｎｘＬｏｇｉｃＣｏｒｅＣＩＣＣｏｍｐｉｌｅｒｖ１．１ｐｒｏｄｕｃｔｓｐｅｃｉｆｉｃａｔｉｏｎ．ｗｗｗ．ｘｉｌｉｎｘ．ｃｏｒｎ，２００８，［１６］陈勇．基于ＦＰＧＡ实现高速专用数字下变频器：［硕士学位论文］．成都：电子科技大学，２００５，４５－６６［１７］Ｘｉｌｉｎｘ［１８］Ｘｉｌｉｎｘ８．１２Ｉｎｃ．ＸｔｒｅｍｅＤＳＰｆｏｒＶｔｒｔｅｘ－４ＦＰＧＡｓｕｓｇｒｇｕｉｄｅ．ｗｗｗ．ｘｉｌｉｎｘ．ｅｏｍ，２００８，３２－６２Ｉｎｅ．ＸｉｌｉｎｘＬｏｇｉｃＣｏｒｅＦＩＲＣｏｍｐｉｌｅｒｖ３．２ｐｒｏｄｕｃｔｓｐｅｃｉｆｉｃａｔｉｏｎ．ｗｗｗ．ｘｉｌｉｎ】【．ｅｏｍ，２００７，参考文献［１９］ＡｇｉｌｅｎｔＴｅｃｈｎｏｌｏｇｉｅｓｌｎｃ．Ａｇｉｌｅｎｔｓｐｅｃｔｒｕｍａｎａｌｙｓｉｓｂａｓｉｃｓ．ｗｗｗ．ａｇｉｌｅｎｔ．ｔｏｍ，１９９９，２５—８９［２０］飞思科技产品研发中心．Ｍａｔｌａｂ７辅助信号处理技术与应用．北京：电子工业出版社，２００５，２０—２５６８３晷林《ｏ厶皿蛊配‰一。一焉急山∽堡价冷Ｉ啭釜电子科技大学硕士学位论文匦嗵匿景眯《厶‰蛊¨啭釜附录董矗Ｅ电子科技大学硕士学位论文个人简历张锡权，男，１９８０年６月生；２０００年９月＂－＇２００４年６月，就读于重庆邮电大学通信与信息工程学院电子信息工程专业，获学士学位；２００４年７月＂－＇２００７年５月，就职于大唐电信科技股份有限公司成都光通信分公司，从事ＳＤＨ设备和网同步设备的硬件开发；２００７年６月～至今，就职于安捷伦科技（成都）有限公司，任工程师。２００６年２月～至今，就读于电子科技大学通信与信息工程学院电子与通信工程专业，攻读硕士学位。基于FPGA的DDC在频谱仪中的设计

作者：

学位授予单位：

张锡权

电子科技大学

1.学位论文 韦书俊 一种采用软件无线电技术的频谱分析仪设计 2006

近几年个人通信的飞速发展，通信标准的不断增加，比如小灵通，GSM，CDMA等。因此，在网络环境测试中，一种能够测试不同频段的频谱分析仪就显得尤为重要。通用的频谱分析仪要求能够灵活配置以满足测试需要，能够通过软件控制以适应不同的通信标准，要求具有宽频特性。而且该接收机应该是一个开放的系统。而这些特点刚好是采用软件无线电能够带来的优点。 本文首先从阐述软件无线电的概念入手，对频谱分析仪所用的技术：多速率数字信号处理技术、中频数据采样及数字下变频理论进行了分析和探讨。然后建立了频谱仪接收机的数学模型，尽可能的简化射频模拟前端，将模数／数模变换器尽量靠近天线，在对信号充分数字化的基础上依靠软件来定义无线电的各项功能。 在这些理论基础上设计了一种基于FPGA+DSP的频谱仪接收机的实验平台，重点讨论了数字下变频的FPGA实现。接收机采用宽中频数字化结构，即选择在中频进行采样量化，将数字下变频、数字解调等数字信号处理部分由软件定义，并下载到FPGA中进行实现。采用这种结构大大降低了采样速率和数字信号处理的速度，对硬件性能要求低，比较容易实现。而且该平台还采用NIOS软核处理器技术，充分体现了软件无线电的思想，具有通用性和可配置性。 论文提出了一种频谱分析仪设计方案，该方案充分体现了软件无线电对多频段多模式信号进行处理的灵活性，开放性和兼容性的特点，同时也表明FPGA可重构性和并行处理的优势，特别适合于软件无线电模块化标准化的设计要求。

2.期刊论文 赵彦全 一种手持式频谱分析仪的设计与实现 -国外电子测量技术2009,28(9)

为适应野外作业对频谱测量的需求,研制手持式频谱分析仪.通过采用软件无线电设计思想,在超外差接收后直接进行A/D采样,将频谱功能实现数字化,节省了体积与功耗,实现了性能指标较高的手持式频谱仪.

3.学位论文 袁祥荆 基于软件无线电的通信综合测试仪的DSP软件算法与实现 2008

在通信设备、雷达、广播设备、微波器件、医疗设备等的设计与生产过程中,经常需要对信号进行频谱分析,同时还需要对信号的多种参数进行测量,如射频信号的频率、功率,调制信号的调制度,解调输出的音频信号的失真度等。为了满足以上的应用需求,通信综合测试仪集成了五个功能：频谱仪、频率计、功率计、调制度分析仪和音频分析仪。 通信综合测试仪是基于软件无线电的思想,其硬件部分由射频下变频模块和中频数字化处理模块组成,选用的是TI公司的高性能定点DSP:TMS320C16。 本人所做的主要工作如下：理解通信综合测试仪的总体设计方案,明确中频数字化处理模块中DSP的接口方式和详细功能；基于预先提出的指标进行各种算法的选择与仿真；制定DSP与PCI主机,DSP与FPGA的命令和数据交互的通信协议；完成了所有DSP软件代码的编写和调试,通过整机联调验证了DSP软件开发的正确性和稳定性；基于通信综合测试仪的硬件特性,优化测量结果,以达到整个系统的预期指标；编写bootloader的程序,实现上电后DSP程序的自动加载并运行。 该通信综合测试仪实现了预期的五个测量功能,能满足预先提出的所有指标,并且在信息产业部电子402计量站完成了所有指标的鉴定。DSP作为其核心处理器,集成了大量的算法,高效且充分的利用了DSP的硬件资源完成了各种测量任务。通信综合测试仪具有友好的人机界面显示,把虚拟仪器的应用扩展到了频率高达3GHz的射频信号分析,满足高性能、易操作、小体积、低功耗的要求。

4.学位论文 桂竟晶 基于虚拟仪器的TD-SCDMA直放站测试系统开发 2007

随着TD-SCDMA技术的不断成熟，TD-SCDMA网络也即将进入商业化运营阶段。基站、微基站、直放站终端的研发进一步深入，产品化的进程越来越快；这些产品的一致性测试也急需展开。目前对于TD-SCDMA直放站射频一致性测试大都采用信号源，频谱仪，矢量网络分析仪，噪声仪等传统仪器，测试过程复杂，成本高昂。针对这一现状，武汉理工大学和湖北众友科技实业股份有限公司联合研制和开发了本课题中的综合TD-SCDMA直放站射频一致性测试系统。本文基于虚拟仪器的软件无线电思想，实现综合TD-SCDMA直放站射频一致性测试系统，相对于使用信号源，频谱仪，矢量网络分析仪，噪声仪等昂贵精密仪器的传统测试，本系统具虚拟仪器性价比高，集成性好，兼容性好，操作方便，扩展性强，适用面广等优点，而且本文使用单一的测试系统来完成一致性测试能大大缩减测试系统的成本和测试时间。所以开展基于虚拟仪器技术的TD-SCDMA直放站射频一致性测试系统开发与研究势在必行，同时也是尽快缩小我国与其它发达国家电测水平差距的一条可行之路。 对于任何一种无线通信系统，射频收发机都是非常重要的一部分，收发信机的性能好坏直接会影响整个系统的干扰情况，进而决定系统容量。不同的通信系统对于射频收发信机的指标要求是不一样的，甚至会有一些全新的指标去衡量。验证一个产品是否符合规范的要求，就显得尤为重要，这一过程就是一致性测试。本课题研究的是已近存在和正在研发的TD-SCDMA直放站的射频指标的一致性测试系统，本系统可以应用于实验室，给研发工作提供帮助。 作者的主要研究工作如下： (1)本文针对目前TD-SCDMA直放站的测试系统价格高，测试过程繁杂。作者先分析了TD-SCDMA直放站射频一致性指标传统的测试方法和原理，结合TD-SCDMA信号的特点和测试要求，运用软件无线电的思想，给出了基于虚拟仪器的TD-SCDMA直放站射频一致性综合测试系统的方案。 (2)根据数字信号处理理论，对于标称最大输出功率、ALC、增益的测试方法提出了改进；给出了频域测量项目的基于虚拟仪器的软件实现；给出了频率误差、传输时延新的测试方法，并用LabVIEW编程实现。 (3)用LabVIEW编写测试系统软件框架，集成了TD-SCDMA直放站射频一致性测试软件模块，并给出了部分测试结果。

5.期刊论文 邵怀宗.袁祥荆.吴颖.彭启琮 小型化通信电台综合测试系统的设计研究 -兵工学报2009,30(10)

介绍了一种小型化通信电台测试系统的设计方案和相应的关键技术.该设计方案采用了软件无线电的设计理念,使系统具有整体小型化、易于升级和可重新配置等特点.其主要功能包括频谱仪、功率计、频率计、调制度测量和单音频信号分析等功能,可检测频率范围为100 kHz～3 GHz. 用于无线频谱的监测,也为各类电台的维护提供了一种小型化的检测设备.因此,具有较广泛的应用价值.

6.学位论文 苏鹏 1GHz-2GHz射电频谱仪系统设计与仿真 2002

射电频谱仪是通过高的频率分辨率和高的时间分辨率，在广泛的频谱范围内和连续的时间演化上进行射电天文观测的仪器，它是射电天文研究的重要方法和主要工具。软件无线电技术和数字信号处理技术广泛应用于现代电子系统的设计与制造中。本文设计了基于软件无线电技术和数字信号处理技术的新一代射电频谱仪，它的突出优点是：1．高的频率分辨率和高的时间分辨率。2．技术指标软件可调。3．分析功能可以改变。本文的主要内容包括：1．射电天文。2．射电频谱仪理论分析。3．1GHz—2GHz射电频谱仪系统设计。4．1GHz—2GHz射电频谱仪计算机仿真。本文设计的软件式射电频谱仪打破了射电天文界目前只使用硬件式射电频谱仪的现状，是射电天文界的一个新的、大胆的尝试。2002年3月，在上海天文台举行的射电天文国际合作预研项目评审会上获得了专家评审团的赞赏和好评，一致认为软件式射电频谱仪开拓了射电频谱仪设计的新的领域，是新一代射电频谱仪的典型代表。

7.学位论文 王 基于FPGA的数字中频扩频收发机的研究与实现 2008

FPGA是目前硬件设计的研究热点之一。由于其具有逻辑单元丰富、集成度高以及可灵活配置等诸多优点，而被广泛应用于算法实现以及产品原型验证之中。特别是近年来随着现代微电子技术的长足发展，使得在FPGA硬件平台上设计实现功能更加复杂的数字通信系统成为可能。而扩频通信技术在军事通信与民用通信中都得到了广泛的应用，是目前第三代移动通信标准中的核心技术，已经成为各国研究与应用的焦点。在未来无线通信系统中，扩频通信技术也将充分发挥它的优越性，必将得到人们越来越多的关注。本课题将以FPGA为硬件载体，结合软件无线电技术设计实现数字中频扩频收发系统。 本文首先介绍了数字中频扩频收发系统的整体结构及设计参数，对扩频码字、QPSK调制方式、加扰和解扰电路、差分编码以及差分解码等作了简单说明，同时对扩频收发系统中的关键组成部分的FPGA硬件实现的细节作了比较详尽的描述，并给出了具体的设计参数及仿真波形。由于同步技术在整个通信系统中占有核心的地位，是保证系统正常运行的根本，因此在文中对接收机中的载波同步、符号同步和扩频码同步的算法做了比较详细的理论分析，并且在理论研究的基础上提出了FPGA硬件实现方案。整个系统是以QuartusⅡ 6.0作为软件开发平台，通过Verilog HDL语言编程以及调用Altera公司提供的IP Core加以实现的。 对系统中的各部分硬件实现电路分别采用ModelsimSE仿真工具进行功能仿真和后仿真，并使用

Debussy5.3波形观测工具对仿真波形进行分析并与理论结果比较，改进并优化设计。最后将发射系统和接收系统分别下载到CycloneⅡ系列FPGA芯片EP2C70F672C6和Stratix Ⅱ系列FPGA芯片EP2S180F1020C3的开发板上进行调试，通过QuartusⅡ6.0内嵌的逻辑分析仪--SignalTapⅡ，实时观测系统的运

行情况，同时采用示波器和频谱仪对系统中的关键信号进行观测分析，并获得硬件测试结果，得出有效结论。

本文链接：http://d.g.wanfangdata.com.cn/Thesis_Y1463700.aspx

下载时间：2010年1月17日