数字电路与逻辑设计实验报告
实验七 8位移位寄存器电路设计
班级 姓名 学号 指导老师
一、 实验目的
熟悉QuartusⅡ仿真软件的基本操作，并用VHDL/Verilog语言设计一个8位移位寄存器。
二、实验内容
1、熟悉QuartusⅡ软件的基本操作，了解各种设计输入方法（原理图设计、文本设计、波形设计） 2、用VHDL语言设计一个8位移位寄存器，最终在FPGA芯片上编程8位移位寄存器，并验证逻辑实现。
三、实验原理 逻辑图
功能表 clrn 0 1 1 1 1 1 1 其他 clk X ↑ ↑ ↑ ↑ ↑ ↑ s1_s0 XX 11 01 01 10 10 00 sl_sr XX XX X1 X0 1X 0X XX 作用 清零 并行置数 右移补1 右移补0 左移补1 左移补0 保持 保持 清零端clrn 低电平有效。 第 1 页 共 11 页
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四、实验方法与步骤
实验方法：
采用基于FPGA进行数字逻辑电路设计的方法。
采用的软件工具是QuartusII软件仿真平台，采用的硬件平台是Altera EPF10K20TI144_4的FPGA试验箱。
实验步骤：
1、编写源代码。打开QuartusⅡ软件平台，点击File中得New Project新建工程，将工程名称建得跟文件夹名称一样。在File 中New建立一个VHDL文件。VHDL语言设计如下：
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点击File/Save as以“.vhd”为扩展名存盘文件，命名为“ex.vhd”,保存时勾选“Add file to current file”选项。点击“processing”选择“Analyze current file”,检查语法错误直至出现图1.点击“processing”中的“start”选择”start analysis &synthesis’进行分析综合，直至出现图2证明编译成功。
2.点击File中得New建立一个波形文件。点击“Edit”中“insert”的“insert nodes and bus_”,进入界面1，单击“Node Finder”,进入界面2，在“Filter”下拉列表中选择“Pins all”,点击“list”，“Nodes Found”框格中出现节点，点击
，使节点名出现在选中的节点框格“Selected
Nodes”中.点击“OK”返回界面1,再点击“OK”完成节点选择。
界面1
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界面2
点击“Edit”中“end time”,出现界面3，将时间设定为2.0 us. 点击“Edit”中“grid size”,出现界面4，将周期设定为100ns.
界面3
界面4
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调整节点顺序为clk,clrn,s1,s0,sl,sr,d,q；选中s1,s0点击右键选择Grouping中的group，出现界面10，设节点组名为s;同理将sl,sr合并为sl_sr;
点击，使其节点clk成为高亮状态，点击左侧栏中的，进入界面5，将开始值“start value”设为0，点击“timing”,将开始时间“start time”设为0，结束时间“end time”默认为2.0us,每个值的时间长度（半周期）“count every”设定为50ns,值“Muliplied by”默认为“1”。点击“确定”输入信号激励。
界面10
界面5
将节点clrn设为500~560ns的值为0，其余时间为1；将节点s设为开始值为11，周期为100ns，；将节点sl_sr设为周期100ns,开始值为10；d输入值为10101010 点击”View”中的”Zoom out”命令缩小波形显示 制作波形如下图3所示：
点击File/Save as以“.vwf”为扩展名存盘文件，命名为“ex.vwf”,保存时勾选“Add file to current file”选项。
3. 波形仿真及验证。保存波形文件后，点击”processing“中”Generate functional simulation netlist”,命令产生功能仿真网表。出现成功后提示如下图4后，点击”assignments“中”settings”，出现以下界面6。点击左侧栏中“simulator Settings”,在”Simulation mode”的下拉列表中选择“Functional”,指定波形激励文件”Silulation input“为本波形文件“ex.vwf”,点击“OK”完成设定。点击“Processing”中的“Start simulation”,开始功能仿真。若仿真成功，会提示仿真成功图5，能够从Simulation Report窗口查看结果，见图6。
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界面6
.时序仿真：功能仿真成功后，点击”assignments“中”settings”，出现以下界面7。点击左侧栏中“simulator Settings”,在”Simulation mode”的下拉列表中选择“timing”,指定波形激励文件”Silulation input“为本波形文件“ex.vwf”,点击“OK”完成设定。点击“Processing”中的“Start simulation”,开始功能仿真。若仿真成功，会提示仿真成功图6，能够从Simulation Report窗口查看结果。
界面7
五、实验结果与分析（第一手实验“素材”的“展示”、分析说明）
1.编译过程
a）编译过程、调试结果
ex.vhd 全编译通过，见图1：
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图1
2.功能仿真
a)功能仿真过程及仿真结果
波形文件ex.vwf产生功能仿真网表成功，见图4：
图4
波形文件ex.vwf功能仿真成功，见图5:
图5
b)结果分析及结论
制作的波形图如图3所示：
图3
功能仿真结果如图6所示：
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图6 分析：
1.50ns时，时钟信号clk为上升沿，s的值都为11，置数，q输出d,为10101010；250ns，时钟信号clk为上升沿，s,的值都为01，sl_sr为00，右移补0，q输出01010101；550ns时，clr为0,清零，输出q为00000000. 3.时序仿真
a)时序仿真过程及仿真结果
仿真波形图见下图7嗯呢，
图7
b)结果分析及结论
有10ns的延迟，验证成功 六、.Programming芯片编程
a)将VHDL编译成功后，点击“Assignments”选择“pins”,进入界面8，分别为clk,clrn,选择分配管脚 55，83；s1,s0为78,72； sl,sr为67,；d(7 downto 0)为60,59,51,49,48,47,46,44 ；q(7 downto 0)分别为95,92,91,90,,88,87,86；
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了，o，呢，了，界面8
点击tools选择programmer，进入界面9
界面9
点击“hardware Setup”,进入界面10，“Currently selected hardware”选择“USB—Blaster[USB-0]”
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界面10
单击close返回界面9。单击start开始下载，直至出现
。在电路板上验证。
b)编程芯片FPGA验证结果
1.当clr都为1，s1,s0为11，d输入10110011时，置数，q输出 10110011验证如图9
图9
2.当clr都为1，s1,s0为01，sl,sr为11，d输入10110011时，,右移补1，由于时钟信号频率很高，很快就完成多个周期右移补1，q输出 11111111验证如图10
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图10
3.当clr都为1，s1,s0为10，sl,sr为01，d输入10110011时，,左移补0，由于时钟信号频率很高，很快就完成多个周期右移补1，q输出 00000000验证如图11
图11
c)结果分析与结论 逻辑正确。
六、实验结论（实验概括总结与实验心得）
…（实验的结论）移位寄存器的设计仿真成功，逻辑正确，整个过程也完满了。下载验证也是逻辑正确，不过的在电路板上的验证稍显粗糙。
…（实验的心得）这次的设计，没有用上D触发器，因为对于代码还没有完全弄懂逻辑关系。在最后下载在电路板上验证时，对结果想了很久才想明白。对了时序逻辑电路这块还需要深入研究一下。
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